我們正處于使用“智能”設(shè)備自動(dòng)化日?；顒?dòng)和業(yè)務(wù)流程的浪潮中。保持低功耗配置很重要，尤其是對(duì)于電池供電的設(shè)備。由于 LPDRAM 的低功耗預(yù)算、高性能和更小的板上占位面積，嵌入式系統(tǒng)設(shè)計(jì)人員在邏輯上被其所吸引。

嵌入式應(yīng)用中的設(shè)備使用多種 DRAM 技術(shù)，如圖 1 所示?？紤]到這一領(lǐng)域的密度和速度要求，LPDDR 是物聯(lián)網(wǎng)應(yīng)用的正確解決方案。據(jù)美光科技稱，LPDDR2 用于許多更高帶寬/性能的應(yīng)用，預(yù)計(jì)將使用相當(dāng)長(zhǎng)的一段時(shí)間。

片上系統(tǒng) （SoC） 設(shè)計(jì)使用了大量第三方 IP。以至于調(diào)查顯示，典型 SoC 中 IP 內(nèi)容的百分比為 70% 或更多。這包括與片外動(dòng)態(tài) RAM （DRAM） 通信的 LPDDR 內(nèi)存子系統(tǒng)。

設(shè)計(jì)高性能、可靠的 LPDDR 內(nèi)存子系統(tǒng)絕非易事，因?yàn)樗?a target="_blank">接口通常是 SoC 中使用的最高頻率信號(hào)，如果它出現(xiàn)故障或不穩(wěn)定，系統(tǒng)就會(huì)變得無法使用。

在 28 nm 工藝節(jié)點(diǎn)制造時(shí)，SoC 半導(dǎo)體在低功耗和性能方面最具成本效益。管理靜態(tài)和動(dòng)態(tài)變化是設(shè)計(jì)人員在高級(jí)工藝節(jié)點(diǎn)中實(shí)施 SoC 設(shè)計(jì)時(shí)的眾多考慮因素之一。由于多種原因，這些細(xì)微的變化正在成為最重要的考慮因素。

靜態(tài)變化是芯片制造過程的結(jié)果，沒有兩個(gè)設(shè)備的行為完全相同。需要仔細(xì)的設(shè)計(jì)規(guī)劃和執(zhí)行以適應(yīng)大量設(shè)備的預(yù)期行為之間的微小差異，以確保成品按預(yù)期執(zhí)行。

芯片本身只有一塊。與芯片接口的封裝、印刷電路板 （PCB） 或系統(tǒng)基板和外部組件都有其自身的靜態(tài)變化，在考慮整體系統(tǒng)性能和可靠性時(shí)也必須將其考慮到設(shè)計(jì)中。板型選擇不當(dāng)會(huì)大大降低工作系統(tǒng)的良率。

當(dāng)芯片在運(yùn)行時(shí)，由于系統(tǒng)環(huán)境的波動(dòng)，它會(huì)經(jīng)歷動(dòng)態(tài)變化。這些包括溫度或電壓變化，也許還有其他難以預(yù)測(cè)的環(huán)境變量。盡管如此，系統(tǒng)必須設(shè)計(jì)成能夠承受現(xiàn)場(chǎng)的這些動(dòng)態(tài)條件。一種技術(shù)是使用保護(hù)帶來管理廣泛的預(yù)期操作條件。但是，通常會(huì)為了可靠性而犧牲性能。如果對(duì)設(shè)計(jì)規(guī)范應(yīng)用了錯(cuò)誤的保護(hù)帶，如果運(yùn)行條件超出預(yù)期標(biāo)準(zhǔn)，系統(tǒng)可能會(huì)出現(xiàn)可靠性問題。

設(shè)計(jì)人員面臨的挑戰(zhàn)是確保設(shè)備或系統(tǒng)滿足性能和可靠性目標(biāo)。他或她花時(shí)間使用來自不同操作條件的示例測(cè)試和評(píng)估系統(tǒng)，目的是“調(diào)整”設(shè)備或系統(tǒng)，使其在消費(fèi)者遇到的預(yù)期靜態(tài)和動(dòng)態(tài)變化范圍內(nèi)運(yùn)行。

自適應(yīng)類型的 IP 可以發(fā)揮重要作用，因?yàn)樗梢詼y(cè)量對(duì)性能和可靠性至關(guān)重要的相關(guān)參數(shù)，然后自動(dòng)進(jìn)行調(diào)整以確保參數(shù)得到優(yōu)化。這些精確的測(cè)量和校正將在系統(tǒng)初始化期間進(jìn)行，并在系統(tǒng)運(yùn)行期間定期再次進(jìn)行。

自適應(yīng)例程運(yùn)行速度快，對(duì)系統(tǒng)操作和吞吐量的影響很小，并且有足夠的自由度來糾正大范圍的變化。由于自適應(yīng) IP 位于芯片中，因此每個(gè)系統(tǒng)都針對(duì)每個(gè)組件的靜態(tài)變化和系統(tǒng)環(huán)境引起的動(dòng)態(tài)變化進(jìn)行了優(yōu)化。這意味著該芯片不斷優(yōu)化其操作，以向消費(fèi)者提供具有穩(wěn)健性和可靠性的最佳性能。

（非）可預(yù)測(cè)的 DDR IP

讓我們將大多數(shù) SoC 中的 DDR 內(nèi)存子系統(tǒng)視為自適應(yīng) IP。當(dāng)然，設(shè)計(jì)人員會(huì)參考 JEDEC DDR 內(nèi)存規(guī)范中規(guī)定的各種信號(hào)訓(xùn)練例程。他們找不到時(shí)鐘域交叉 （CDC） 問題的解決方案：在讀取操作期間，DDR SDRAM 和其他相關(guān)數(shù)據(jù)生成的數(shù)據(jù)選通信號(hào) （DQS） 必須與 SoC 系統(tǒng)時(shí)鐘正確同步。這些時(shí)鐘域的相位和延遲之間的關(guān)系受靜態(tài)和動(dòng)態(tài)變化的影響，難以預(yù)測(cè)或建模。

通常，設(shè)計(jì)人員會(huì)部署一個(gè) DDR 子系統(tǒng)來對(duì)多個(gè)系統(tǒng)進(jìn)行臺(tái)架測(cè)試和測(cè)量，這些系統(tǒng)具有跨越各種操作角的多個(gè)組件。一旦有足夠的數(shù)據(jù)，就會(huì)決定如何設(shè)置接口時(shí)序，從而使所有系統(tǒng)都可能在測(cè)試場(chǎng)景中執(zhí)行。然而，這個(gè)過程可能需要幾天甚至幾周的時(shí)間，并且不能保證每個(gè)系統(tǒng)在每個(gè)操作場(chǎng)景中都能完美運(yùn)行。

解決方案是 DDR 自適應(yīng) IP。在系統(tǒng)初始化期間，自適應(yīng) IP 測(cè)量 DQS 和 SoC 時(shí)鐘之間的相位和延遲差異，并對(duì)接口進(jìn)行編程，以對(duì)齊該特定系統(tǒng)的兩個(gè)域。在系統(tǒng)運(yùn)行期間，自適應(yīng) IP 會(huì)定期重新檢查相位和延遲，并在需要時(shí)重新校準(zhǔn)時(shí)序。

使用這種方法，系統(tǒng)啟動(dòng)是自動(dòng)化的，因?yàn)樽赃m應(yīng) IP 可以為每個(gè)設(shè)備和系統(tǒng)找到最佳操作點(diǎn)。使用自適應(yīng) IP 可以實(shí)現(xiàn)最佳系統(tǒng)性能，并確保系統(tǒng)在變化的運(yùn)行條件下保持穩(wěn)定運(yùn)行。即使在當(dāng)今先進(jìn)的半導(dǎo)體工藝節(jié)點(diǎn)中以低功耗運(yùn)行為目標(biāo)。

自適應(yīng) IP 正在被廣泛采用。我們預(yù)測(cè)，隨著我們轉(zhuǎn)向未來要求更高性能和更小功率占用的 LPDRAM 標(biāo)準(zhǔn)，這將是一項(xiàng)基本要求。

審核編輯：郭婷