由于5G和IoT互聯(lián)設(shè)備及相關(guān)高帶寬要求預(yù)計(jì)將大幅度攀升，所以數(shù)據(jù)中心運(yùn)營(yíng)商需要遷移到帶寬更高的網(wǎng)絡(luò)，其中的帶寬要超過當(dāng)前通常使用的100GB以太網(wǎng)(100GE)。遷移到下一代400GE網(wǎng)絡(luò)要求更快速的內(nèi)存和更高速的串行總線通信。除了把以太網(wǎng)接口升級(jí)到400GE，服務(wù)器還需要采用速度更高的串行擴(kuò)展總線接口和內(nèi)存。

PCIe(PCI Express)擴(kuò)展總線現(xiàn)在正遷移到最新標(biāo)準(zhǔn)化的PCIe5.0，也稱為PCIeGen5。與此同時(shí)，DDR(雙倍數(shù)據(jù)速率)內(nèi)存也正從DDR4.0遷移到DDR≈5.0。PCIeGen5規(guī)范是PCI-SIG開發(fā)的PCIe4.0標(biāo)準(zhǔn)的快速晉升增強(qiáng)版本。PCI-SIG是一家標(biāo)準(zhǔn)機(jī)構(gòu)，規(guī)定了所有PCIe規(guī)范。隨著PCIe5.0插件機(jī)電(CEM)規(guī)范的最終確定，PCIe5.0標(biāo)準(zhǔn)最近完成并于2021年6月發(fā)布，這是2019年發(fā)布的現(xiàn)有PCIe5.0基本(硅)規(guī)范的姊妹篇。

PCIe標(biāo)準(zhǔn)演進(jìn)，傳輸速度翻番

最初的并行PCI總線于1992年問世，旨在擴(kuò)展個(gè)人電腦的功能，允許添加顯卡和網(wǎng)卡及許多其他外設(shè)。PCIe是一種高速串行總線，旨在代替PCI及其他現(xiàn)有的傳統(tǒng)接口，如PCI-X(PCIeXtended)和AGP(加速圖形端口)。PCIe不僅吞吐量高，而且體積小，鏈路寬度可以在×1路、×2路、×4路、×8路、×16路間擴(kuò)充。PCIe基于根復(fù)數(shù)(系統(tǒng)/主機(jī))與端點(diǎn)(插件)之間的點(diǎn)到點(diǎn)總線拓?fù)?，支持基于包的全雙工通信。

PCIe雙工鏈路通信

PCIe1.0標(biāo)準(zhǔn)在2003年問世，提供了2.5G傳送/秒(2.5GT/s)的速率。PCIe目前提供2.5GT/s~32GT/s的速率。PCIe5.0把PCIe4.0傳送速率翻了一番，從16GT/s提高到32GT/s，但沒有提供任何新增功能，因?yàn)楫?dāng)時(shí)的目標(biāo)是在最短的時(shí)間內(nèi)提供額外的速度。

目前發(fā)布的所有PCIe標(biāo)準(zhǔn)都采用非歸零(NRZ)信令。但是，PCI-SIG目前正在開發(fā)PCIeGen6規(guī)范，將再次把傳送速率翻一番，達(dá)到64GT/s，將從NRZ信令遷移出去。而Gen6第六代規(guī)范將采用PAM-4信令，以及低時(shí)延FEC(前向糾錯(cuò))技術(shù)來改善數(shù)據(jù)完整性。

所有PCIe標(biāo)準(zhǔn)都必須向下兼容，也就是說，PCIe5.0(32GT/s最大數(shù)據(jù)速率)還必須支持2.5GT/s、5GT/s、8GT/s、16GT/s及32GT/s。

PCIe規(guī)范時(shí)間線

PCIe通路和鏈路速度

PCIe一致性測(cè)試，面臨特定挑戰(zhàn)

PCI-SIG是非專有PCI技術(shù)標(biāo)準(zhǔn)和相關(guān)規(guī)范的開發(fā)者，PCIe現(xiàn)在已經(jīng)成為服務(wù)器事實(shí)上的標(biāo)準(zhǔn)。PCI-SIG規(guī)定了PCI規(guī)范，以支持要求的I/O功能，同時(shí)向下兼容以前的規(guī)范。為了能夠在整個(gè)行業(yè)內(nèi)采用PCI技術(shù)，PCI-SIG同時(shí)支持互操作能力和一致性測(cè)試，包括實(shí)現(xiàn)一致性必須執(zhí)行及通過的測(cè)試。

PCI-SIG允許會(huì)員針對(duì)其他會(huì)員產(chǎn)品和測(cè)試套件進(jìn)行互操作能力測(cè)試，參加測(cè)試的產(chǎn)品要么通過測(cè)試，要么未通過測(cè)試。為了通過正式的一致性測(cè)試，產(chǎn)品必須通過至少80%的互操作能力測(cè)試，并通過所有標(biāo)準(zhǔn)性的一致性測(cè)試。

PCIe5.0面臨特定的挑戰(zhàn)。PCIe4.0的最大數(shù)據(jù)速率是16GT/s，是PCIe上一代的速度加強(qiáng)規(guī)范，經(jīng)驗(yàn)證實(shí)現(xiàn)起來要比以前的標(biāo)準(zhǔn)更難。在PCIe5.0中，計(jì)算機(jī)PCIe通道和主板都面臨著明顯的挑戰(zhàn)，因?yàn)橐幚?2GT/s數(shù)據(jù)速率。除了在較低數(shù)據(jù)速率遇到的挑戰(zhàn)外，PCIe5.0設(shè)備預(yù)計(jì)還會(huì)遇到明顯的信號(hào)完整性挑戰(zhàn)。泰克擁有針對(duì)所有數(shù)據(jù)速率(Tx、Rx和PLL帶寬)的PCI-SIG批準(zhǔn)的測(cè)試套件。

泰克PCIeGen5Tx一致性測(cè)試解決方案

泰克是PCI-SIG的主要貢獻(xiàn)者，為PCIe4.0和5.0物理層測(cè)試規(guī)范做出了重大貢獻(xiàn)，為確定PCIe6.0Tx/Rx測(cè)量方法做了大量探尋道路式的試驗(yàn)。泰克還在PCIe標(biāo)準(zhǔn)開發(fā)和實(shí)現(xiàn)過程中在一致性和互操作能力測(cè)試方面發(fā)揮了關(guān)鍵作用。

PCIe5.0發(fā)射機(jī)測(cè)試，適當(dāng)?shù)臏y(cè)試設(shè)備和自動(dòng)化軟件至關(guān)重要

在開發(fā)PCIeGen5發(fā)射機(jī)器件時(shí)，不管是在基本(芯片)級(jí)還是在CEM(系統(tǒng)和插件)級(jí)，都將要求芯片級(jí)驗(yàn)證(通常由PHYIP公司執(zhí)行)和預(yù)一致性測(cè)試，然后才能把器件提交給PCI-SIG進(jìn)行正式的一致性測(cè)試。因此，獲得適當(dāng)?shù)臏y(cè)試設(shè)備及相關(guān)自動(dòng)化軟件至關(guān)重要。

PCIe一致性測(cè)試包括：

電氣測(cè)試-評(píng)估平臺(tái)、插件發(fā)射機(jī)(Tx)和接收機(jī)(Rx)特點(diǎn)

配置測(cè)試-評(píng)估PCIe器件中的配置空間

鏈路協(xié)議測(cè)試-評(píng)估器件的鏈路級(jí)協(xié)議特點(diǎn)

交易協(xié)議測(cè)試-評(píng)估器件的交易級(jí)協(xié)議特點(diǎn)

平臺(tái)BIOS測(cè)試-評(píng)估BIOS識(shí)別和配置PCIe器件的能力

在電氣測(cè)試方面，它分成兩套測(cè)量，一套是基本級(jí)，一套是CEM級(jí)。這些測(cè)試又分為標(biāo)準(zhǔn)性測(cè)試和參考性測(cè)試：

PCIe基本和CEM一致性測(cè)量

眼圖

這兩類測(cè)量都要求高帶寬實(shí)時(shí)示波器，要能夠捕獲數(shù)據(jù)波形。然后采用后處理技術(shù)，進(jìn)行基本規(guī)范和CEM規(guī)范中要求的相應(yīng)的電壓和定時(shí)測(cè)量。不相關(guān)抖動(dòng)考查在去除包和通道碼間干擾(ISI)后系統(tǒng)固有的抖動(dòng)。除了抖動(dòng)外，示波器還要進(jìn)行眼高和眼寬測(cè)量?；疽?guī)范中規(guī)定了大量的“一致性測(cè)試碼型”。推薦使用包含多次發(fā)生的整個(gè)一致性測(cè)試碼型的波形記錄，來構(gòu)建代表性眼圖。

在器件的基本Tx測(cè)試中，規(guī)范規(guī)定直接在發(fā)射機(jī)的引腳上進(jìn)行測(cè)量。如果不能直接接入，那么測(cè)試點(diǎn)應(yīng)盡可能靠近器件引腳。如果用戶很好地了解S參數(shù)，那么通過物理復(fù)現(xiàn)通道或仿真，可以反嵌任何接續(xù)通道損耗。從4.0規(guī)范開始，描述了另一種反嵌技術(shù)，在波形后處理過程中，對(duì)不相關(guān)抖動(dòng)測(cè)量應(yīng)用CTLE(連續(xù)時(shí)間線性均衡)，可以有效消除直到引腳的ISI。

Tx均衡器預(yù)置

提交PCI-SIG認(rèn)證的任何PCIe5.0產(chǎn)品，都必須使用規(guī)定的Tx均衡器設(shè)置預(yù)置成功地通過一致性測(cè)試，支持速度從2.5GT/s直到32GT/s。這些預(yù)置用來均衡碼流內(nèi)部的頻率相關(guān)衰減差引起的碼間干擾，改善了信號(hào)完整性。每個(gè)預(yù)置都是下沖(光標(biāo)前)和去加重(光標(biāo)后)的特定組合。

目前有各種特定實(shí)現(xiàn)方案，讓DUT發(fā)射機(jī)掃描通過各種數(shù)據(jù)速率和TxEQ預(yù)置。但是，基本規(guī)范規(guī)定了一種常用的方法，其中向接收機(jī)的通路0傳送一個(gè)100MHz時(shí)鐘突發(fā)。這可以采用任意函數(shù)發(fā)生器(AFG)自動(dòng)實(shí)現(xiàn)。

對(duì)最大速率為32GT/s的PCIe鏈路，基本時(shí)鐘(Refclks)存在著新的驗(yàn)證挑戰(zhàn)?；疽?guī)范已經(jīng)與數(shù)據(jù)速率成比例擴(kuò)大抖動(dòng)極限，但Gen5不成比例地把極限下降到150fs。這種高頻抖動(dòng)測(cè)量要求正確應(yīng)用公共時(shí)鐘傳送功能，并考慮最壞情況傳送延遲。這一最新版規(guī)范還把測(cè)量從基本級(jí)規(guī)范(芯片級(jí))推高到是CEM規(guī)范要求(外表級(jí))，必需滿足一致性測(cè)試。

CEM插件PCIe5.0一致性測(cè)試及自動(dòng)預(yù)置切換

泰克PCIe解決方案，讓一致性測(cè)試更有信心

示波器帶寬和采樣率要求。對(duì)基本Tx測(cè)試，每條PCIe5.0通路以16GHz速率運(yùn)行(因?yàn)閮蓚€(gè)比特可以在一個(gè)周期中發(fā)送)，三階諧波達(dá)到48GHz。由于在三階諧波以上沒有太有效的信號(hào)信息，所以PCIe5.0基本Tx測(cè)試只需50GHz帶寬的實(shí)時(shí)示波器。對(duì)CEMTx測(cè)試，要在最壞情況通道的末端附近進(jìn)行測(cè)量，減少了高頻內(nèi)容，要求33GHz的帶寬。為確保充足的波形后處理(SigTest)，要求每個(gè)單位間隔最少4個(gè)點(diǎn)，CEM允許最多2xsinx/x插補(bǔ)，所以最低采樣率要達(dá)到128GS/s。

自動(dòng)一致性測(cè)試。在一致性測(cè)試中，手動(dòng)執(zhí)行分析既耗時(shí)又容易出錯(cuò)。為節(jié)省時(shí)間，最好使用自動(dòng)化軟件，其不僅可以減少工作量，還可以加快一致性測(cè)試速度。對(duì)電氣驗(yàn)證，PCI-SIG提供了SigTest離線分析軟件，使用示波器采集的數(shù)據(jù)執(zhí)行分析。自動(dòng)化軟件還控制被測(cè)器件(DUT)，使用任意函數(shù)發(fā)生器作為碼型源，讓DUT自動(dòng)通過一致性測(cè)試所需的各種速度、去加重和預(yù)置。

一輪完整的一致性測(cè)試要求在不同的DUT設(shè)置下每條通路采集多個(gè)波形。這個(gè)波形集合將按需要分析的通路數(shù)(最多16條)提高。軟件要能夠管理和存儲(chǔ)分析及未來參考要求的數(shù)據(jù)，這對(duì)任何一致性測(cè)試解決方案來說都是一個(gè)重要指標(biāo)。自動(dòng)化軟件還可以調(diào)節(jié)示波器水平和垂直設(shè)置及采集度。除了配置和分析外，還可以使用自動(dòng)化軟件管理采集的多個(gè)波形。

自動(dòng)化軟件可以選擇數(shù)據(jù)速率、電壓擺幅、預(yù)置和要執(zhí)行的測(cè)試。它還可以提供選項(xiàng)，嵌入包參數(shù)模型，反嵌電纜、測(cè)試夾具或到達(dá)規(guī)范規(guī)定的目標(biāo)測(cè)試點(diǎn)所需的其他元素。來自軟件的分析結(jié)果通?？梢?a href="http://www.brongaenegriffin.com/v/tag/3195/" target="_blank">匯編成PDF或HTML格式的報(bào)告，可以包括通過/未通過測(cè)試摘要、眼圖、設(shè)置配置和用戶備注。

通過使用泰克DPO70000SX系列示波器和AFG31252任意函數(shù)發(fā)生器，PCIExpressGen1/2/3/4/5解決方案可以在基本級(jí)(芯片)和CEM級(jí)(系統(tǒng)和插件)自動(dòng)進(jìn)行發(fā)射機(jī)驗(yàn)證和一致性測(cè)試。

TekExpressPCIe5.0Tx自動(dòng)軟件功能：

使DUT自主步進(jìn)通過不同的速度、碼型和TxEQ預(yù)置

在進(jìn)行測(cè)量前，在發(fā)射機(jī)上檢驗(yàn)信號(hào)是否正確

執(zhí)行通道和包嵌入和反嵌

支持SigTest和SigTestPhoenix各版軟件和模板文件

使用SiliconLabs.“PCIe時(shí)鐘抖動(dòng)工具”和泰克DPOJET軟件進(jìn)行100MHz參考時(shí)鐘抖動(dòng)和信號(hào)完整性測(cè)量

在歷史上，當(dāng)新一代PCIe器件進(jìn)入一致性測(cè)試時(shí)，很大一部分器件在進(jìn)行PHY和鏈路訓(xùn)練一致性測(cè)試時(shí)，會(huì)在第一次互操作能力講習(xí)會(huì)中通不過測(cè)試。在PCI-SIG講習(xí)會(huì)前，確保完善的示波器、AFG、BERT(用于Rx測(cè)試)和自動(dòng)化軟件解決方案到位至關(guān)重要。泰克PCIe測(cè)試和調(diào)試Tx、Refclk和Rx解決方案可以在互操作能力測(cè)試前引導(dǎo)您完成一致性測(cè)試和調(diào)試，確保您的設(shè)計(jì)滿懷信心地滿足PCI-SIGPCIe標(biāo)準(zhǔn)要求。

審核編輯：湯梓紅