這是《CPU Logisim設(shè)計(jì)》的第二個(gè)章節(jié)。我最近一直在設(shè)計(jì)流水線為基礎(chǔ)的RISC-V架構(gòu)CPU，所以一直沒有時(shí)間更新，我們這次抽空來聊聊CPU中最基礎(chǔ)的邏輯門。

CPU大部分是由邏輯門構(gòu)成的（話不能說太絕對(duì)），而邏輯門無外乎就是與門、或門、非門這三種。但在開始之前我們先要了解一下CPU中的數(shù)制。CPU不同于人腦，CPU采用的是二進(jìn)制，也就是0和1，比如3這個(gè)十進(jìn)制數(shù)等于二進(jìn)制數(shù)11。那么為什么要采用二進(jìn)制呢？道理很簡(jiǎn)單卻也很復(fù)雜。簡(jiǎn)單來講電路設(shè)計(jì)成二進(jìn)制是更為方便的，因?yàn)?和1可以用電壓有無來代替，其抗干擾性強(qiáng)；復(fù)雜來講CPU使用二進(jìn)制還涉及到布爾邏輯、歷史遺留等一系列問題。傳聞前蘇聯(lián)曾經(jīng)研制出三進(jìn)制的計(jì)算機(jī)，但最后因?yàn)樾阅懿粌?yōu)良而被放棄了。所以其實(shí)非二進(jìn)制也不是不可以。

講完了數(shù)制，我們開始聊邏輯門。首先要注意一點(diǎn)，邏輯門是一種客觀存在的電路結(jié)構(gòu)，其物理微觀實(shí)質(zhì)比較復(fù)雜，我挖個(gè)坑……我們這里暫時(shí)只討論宏觀現(xiàn)象。

首先是與門（AND）。

左邊這兩條小短線（不一定就只有兩條，可以大于等于兩條）是輸入，右邊就是輸出了。中間那個(gè)“半圓形”的就是標(biāo)準(zhǔn)的與門了。

與門的特點(diǎn)是：輸入都是1時(shí)，輸出才是1。圖中亮綠色的是1，暗綠色是0，所以輸出是0，沒有問題。

再就是或門(OR)。

或門的特點(diǎn)是：輸入但凡有個(gè)1，輸出就是1。我特意找了個(gè)四個(gè)輸入的或門，這四個(gè)輸入都為0，所以很不幸輸出是0。

然后是非門(NOT)。

非門就更簡(jiǎn)單了。其特點(diǎn)是：輸出是輸入的取反。就是說輸入是1，輸出是0；輸入是0，輸出就是1。另外，不同于以上兩種邏輯門，非門只有一個(gè)輸入。

最后，給你們看一個(gè)奇怪的東西。

像不像與門長(zhǎng)了個(gè)瘤？這個(gè)其實(shí)是與門和非門的結(jié)合體，同理還有或門和非門的結(jié)合體。其中非門被簡(jiǎn)化成了一個(gè)圓，用于取反與門的下面一路的輸入。因?yàn)榉情T的邏輯實(shí)在是太簡(jiǎn)單了卻又太容易被用到，這種畫法可以有效的節(jié)省畫板空間。

此外還有異或門（XOR）、同或門（XNOR）等門電路，它們無不是從與、或、非三種邏輯門上組合而來。這種組合而來的電路又被稱為組合邏輯電路。與之相對(duì)的概念是時(shí)序邏輯電路。

那么這些邏輯門能做什么呢？

且聽下回分解。



審核編輯：劉清