內容提要

為客戶提供業(yè)內首個具有大規(guī)模并行和分布式架構的完全自動化環(huán)境

支持無限容量的設計優(yōu)化和簽核，周轉時間縮短至一夜，同時大幅降低設計功耗

支持云的解決方案，推動新興設計領域的發(fā)展，包括超大規(guī)模計算、5G 通信、移動、汽車和網絡

中國上海，2022 年 10 月 12 日 —— 楷登電子（美國 Cadence 公司，NASDAQ：CDNS）今日宣布推出新的 Cadence Certus Closure Solution，以應對不斷增長的芯片級設計尺寸和復雜性挑戰(zhàn)。Cadence Certus Closure Solution 環(huán)境實現(xiàn)了設計收斂的自動化，并將整個設計收斂周期從數(shù)周縮短至一夜之間 —— 包括從簽核優(yōu)化到布線、靜態(tài)時序分析（STA）和參數(shù)提取。該解決方案支持無限容量，勝任大型芯片設計項目，與目前其他的方法和流程相比，最多可將生產力提高 10 倍。

Cadence Certus Closure Solution 消除了設計簽核收斂的瓶頸，降低了開發(fā)現(xiàn)今新興應用的復雜性，如超大規(guī)模計算、5G 通信、移動、汽車和網絡。在推出 Cadence Certus Closure Solution 之前，全芯片收斂流程涉及手動、繁瑣的流程，包括全芯片組裝、靜態(tài)時序分析、優(yōu)化和包含 100 多個視圖的簽核，需要設計人員花費數(shù)月才能完成。新的解決方案提供了一個完全自動化的環(huán)境，實現(xiàn)了大規(guī)模分布式優(yōu)化和簽核。

因此，通過與 Cadence Innovus Implementation System 和 Tempus Timing Signoff Solution 共享同一個引擎，并行全芯片優(yōu)化得以實現(xiàn)，模塊所有者無需進行反復迭代，設計師也可以快速做出優(yōu)化和簽核決定。此外，與 Cadence Cerebrus Intelligent Chip Explorer 配合使用，有助于提升模塊級到全芯片簽核收斂的工作效率。

Cadence Certus Closure Solution 可以實現(xiàn)：

創(chuàng)新的可擴展架構：Cadence Certus Closure Solution 的分布式分層優(yōu)化和簽核架構是云執(zhí)行的理想選擇，在云和本地數(shù)據(jù)中心環(huán)境中均可運行

增量簽核：只針對設計中經過變更的部分提供靈活的重置和替換，進一步加快最終簽核速度

提高工程設計效率：完全自動化的流程，減少了在多個團隊中進行多次冗長迭代的需要，加快產品上市

SmartHub 界面：增強的交互式 GUI，支持交叉探測，以進行詳細的時序調試，推動最后的設計收斂

3D-IC 設計效率：與 Cadence Integrity 3D-IC Solution 緊密集成，幫助用戶收斂異構工藝中裸片間的時序路徑

“如今，每次迭代通常需要設計團隊花費 5 - 7 天的時間來滿足芯片級簽核時序和功耗要求，采用以往的方法無法提供高效設計收斂所需的團隊合作和用戶體驗，”Cadence 公司資深副總裁兼數(shù)字和簽核事業(yè)部總經理 Chin-Chi Teng 博士表示，“我們密切關注設計界的需求，推出了新的 Cadence Certus Closure Solution，為客戶提供了創(chuàng)新的芯片級優(yōu)化和簽核環(huán)境，在幾個小時內即可實現(xiàn)出色的 PPA 結果。有了這款新的解決方案，我們將幫助客戶實現(xiàn)生產力目標，盡快將產品推向市場。”

Cadence Certus Closure Solution 支持公司的智能系統(tǒng)設計（Intelligent System Design）戰(zhàn)略，旨在實現(xiàn)卓越設計。