Howie Jing and Patrick Wiers

AD9361是一款高性能、高度集成的射頻（RF）捷變收發(fā)器?，設(shè)計用于 3G 和 4G 應(yīng)用。AD9361的可編程性和寬帶能力，特別是其通道帶寬范圍從小于200 kHz到56 MHz，功耗低，使其成為各種收發(fā)器應(yīng)用的理想選擇。AD9361推薦用于小型蜂窩應(yīng)用的新設(shè)計，在這些應(yīng)用中，需要寬帶寬來支持載波必須連續(xù)的多載波應(yīng)用。

為了支持寬帶寬，必須考慮發(fā)射器（Tx）輸出線性度、本振（LO）泄漏和低壓差分信號（LVDS）接口等因素。本應(yīng)用筆記主要討論支持56 MHz帶寬所需的LVDS接口。圖1顯示了AD9361與具有LVDS接口的定制專用集成電路（ASIC）和現(xiàn)場可編程門陣列（FPGA）之間的連接。接口細(xì)節(jié)在AD9361數(shù)據(jù)手冊中討論。本應(yīng)用筆記重點介紹偽隨機二進(jìn)制序列（PRBS）校準(zhǔn)方法，以使該接口在工藝和溫度變化范圍內(nèi)更加可靠。

圖1.AD9361 LVDS模式下的數(shù)據(jù)路徑

問題描述

請注意，就本應(yīng)用筆記而言，所有對RX_Dx（x = 0至5）、TX_Dx（x = 0至5）、DATA_CLK、RX_FRAME、TX_FRAME和FB_CLK的引用僅指信號。RX_Dx信號是RX_Dx_P和RX_Dx_N引腳上的信號。TX_Dx信號是TX_Dx_P引腳和TX_Dx_N引腳上的差分信號。DATA_CLK信號是DATA_CLK_P引腳和DATA_CLK_N引腳上的差分信號。RX_FRAME信號是RX_FRAME_P引腳和RX_FRAME_N引腳上的差分信號。TX_FRAME信號是TX_FRAME_P引腳和TX_FRAME_N引腳上的差分信號，F(xiàn)B_CLK是FB_CLK_P和FB_CLK_N引腳上的差分信號。

LVDS定時參數(shù)

為了支持56 MHz帶寬，AD9361的I/Q數(shù)據(jù)速率必須設(shè)置為最大值61.44 MSPS。對于 2T2R 操作，DATA_CLK信號必須以 4× I/Q 速率 245.76 MHz 運行。在此速率下LVDS數(shù)據(jù)總線的時序約束如表1所示。

對與基帶處理器連接的影響

當(dāng)時鐘速率為245.76 MHz時，DATA_CLK的周期時間為4.069 ns，最小脈沖寬度為占空比的45%，約為1.83 ns，如表1所示。與該脈沖寬度相比，延遲（tDDRX和 tDDDV） 從DATA_CLK信號到RX_D5到RX_D0信號，或RX_FRAME信號的最大速率為 1.25 ns。

圖2顯示了AD9361中的時序圖。

圖2.數(shù)據(jù)端口時序參數(shù)圖—LVDS 總線配置（其中 x 表示 p 和 n 引腳）。

圖3顯示了基帶處理器中的時序圖。

圖3.基帶處理器中的時序圖。

在圖 3 中，tTDD是包括 t 在內(nèi)的總延遲差值DDRX在AD9361（1.25 ns）中，數(shù)據(jù)通過印刷電路板（PCB）傳播的路徑延遲差和類似于tDDRX在基帶處理器設(shè)備中。對于最壞情況，該值大于 1.25 ns。例如，假設(shè)為 1.5 ns，則數(shù)據(jù)設(shè)置的剩余時間 （t圣） 并保持 （tHT）僅為0.33 ns，這很有挑戰(zhàn)性（見圖3），因為即使在工作臺上在一個溫度下滿足時序，也很難在工藝和溫度變化范圍內(nèi)保持可靠性。

為了使此接口在245.76 MHz下可用，建議進(jìn)行校準(zhǔn)以校正延遲差（tTDD），介于AD9361和基帶處理器之間。

PRBS 校準(zhǔn)詳情

延遲變化測試結(jié)果

圖 4 顯示了 0 個器件上 5 個RX_D300到 RX_D1 對和DATA_CLK RX_FRAME的延遲變化。這些數(shù)字信號彼此具有非常不同的延遲值。最大延遲接近2.0 ns;但是，最短延遲僅為3.0 ns，差異可能為9.<> ns。

圖4.RX_DATA信號的延遲分布和來自DATA_CLK信號的RX_FRAME信號。

基帶處理器中的延遲補償

圖4顯示了另一種現(xiàn)象，例如，最大的延遲主要發(fā)生在接近4.1 ns的RX_D2上;但是，在RX_D1上，延遲最大值僅為0.7 ns左右。RX_D4和RX_D1之間的差異為0.5 ns;因此，最好在RX_D0上補償5.1 ns的延遲，然后RX_D4可以與RX_D1對齊。此方法可以擴展到其他RX_D5到RX_D0對和RX_FRAME，也可以TX_D5擴展到TX_D0。

例如，如果這些補償可以在基帶處理器中分別對每個RX_D5進(jìn)行，以更高的精度RX_D0，如圖4所示，對RX_D500和RX_D5進(jìn)行了?4 ps的延遲校正，對RX_D200、RX_D3和RX_D2進(jìn)行了?0 ps的延遲校正， 如圖 5 所示的結(jié)果是可能的。延遲更集中在0.2 ns和0.7 ns之間，性能大大提高。

圖5.校正后的延遲分布。

可以在每個設(shè)備上調(diào)整校準(zhǔn);因此，在單個AD5器件上研究RX_D0 RX_D9361對與DATA_CLK之間的延遲差異更有意義。在圖6中，藍(lán)色條顯示了這種延遲差異在300個器件中的分布，沒有任何補償。大多數(shù)器件的延遲差集中在0.5 ns，最大值為0.7 ns。采用上一段中描述的相同補償，分布向較低的延遲差，如圖6中的綠色條所示。最大延遲差為0.3 ns，提高了0.4 ns。

圖6.單個設(shè)備上延遲差的分布。

AD9361中的延遲補償

基帶處理器可能無法通過RX_D5 RX_D0來校正延遲差，或者根本無法進(jìn)行延遲補償。此問題的解決方案是在AD9361中使用Rx寄存器0x006和Tx寄存器0x007進(jìn)行補償，以調(diào)整RX_D5至RX_D0與DATA_CLK信號（或TX_D5至TX_D0和FB_CLK信號）之間的相對延遲，最小有效位（LSB）精度約為0.3 ns。請注意，此延遲會影響具有相同值的所有數(shù)據(jù)對。AD9361無法單獨調(diào)整數(shù)據(jù)對的延遲。但是，這種補償仍然使校準(zhǔn)可行。圖7顯示了在AD300的寄存器0x006中校正9361 ps延遲時的結(jié)果。圖7所示結(jié)果表明，延遲差主要分布在0.1 ns和0.4 ns之間，最大延遲降低到0.4 ns，時序為t圣+ 噸HT（在圖3中）基帶處理器的裕量更大（約1.4 ns），這保證了工藝和溫度變化的可靠性。

圖7.AD9361中延遲差與延遲校正的分布

PRBS校準(zhǔn)

AD9361集成的PRBS發(fā)生器提供了一種確定需要多少延遲補償?shù)姆椒?。該PRBS可以注入AD9361的接口，并傳輸?shù)交鶐幚砥鳌；鶐幚砥魇盏酱艘阎蛄泻?，可以實現(xiàn)PRBS檢查器來計算誤碼率（BER）。如果收到的 PRBS 上沒有發(fā)生錯誤，則接口工作正常。否則，調(diào)整AD9361或基帶處理器中的延遲補償模塊，直到誤碼率降至所需閾值以下。

AD9361內(nèi)置一個16級、14抽頭PRBS發(fā)生器，使用16千-階多項式如下式所示。

PRBS生成和多項式方程的詳細(xì)描述參考AD9361寄存器映射，寄存器0x3F4。

按照圖8所示的上述校準(zhǔn)順序，可以產(chǎn)生如表2所示的基質(zhì)。在表 2 中，P 表示 PRBS 測試通過，F(xiàn) 表示失敗。在此示例中，注冊0x006的值可以是0x96、0xA7、0xB8、0xC9或0xDA。

圖8.校準(zhǔn)順序。

在寄存器0x006上為接收器（Rx）延遲選擇適當(dāng)?shù)脑O(shè)置后，可以使用相同的方法和順序在Tx LVDS路徑上運行校準(zhǔn)程序。這一次，在校準(zhǔn)Tx LVDS路徑時，可以在基帶處理器中生成偽隨機二進(jìn)制序列，并傳輸?shù)紸D9361的Tx接口。在AD9361中，內(nèi)部電路可以將TX_D5環(huán)路TX_D0到RX_D5到RX_D0路徑，然后將數(shù)據(jù)傳輸回基帶處理器，PRBS檢查器與其原始序列進(jìn)行比較，并確定如何調(diào)整寄存器0x007中的延遲，以實現(xiàn)與表2所示類似的矩陣。

結(jié)論

本文檔介紹了LVDS路徑延遲上的PRBS校準(zhǔn)，以支持245.76 MHz數(shù)據(jù)時鐘（最大帶寬為56 MHz）。因此，當(dāng)對Rx數(shù)據(jù)進(jìn)行校準(zhǔn)時，數(shù)據(jù)對的延遲變化顯著改善至0.3 ns（基帶處理器中的補償）或0.4 ns（AD9361中的補償）。

兩種補償使高速LVDS接口具有余量，以克

審核編輯：郭婷