1 運(yùn)行平臺(tái)
硬件:CRD500數(shù)字信號(hào)處理板
系統(tǒng):win7/64;win7/32;win10/64
軟件:Quartus/ModelSimSE/Verilog/Matlab
2 主要功能及性能指標(biāo)
3.2.1主要功能
1)產(chǎn)生基帶原始數(shù)據(jù)
2)幀同步信號(hào)提取
3.2.2主要性能指標(biāo)
1) 發(fā)送端
系統(tǒng)時(shí)鐘:50MHz
基帶數(shù)據(jù)碼率:195.3125kbps
數(shù)據(jù)內(nèi)容:幀長(zhǎng)16位,幀同步字長(zhǎng)7位,同步字為1011000
2) 接收端
系統(tǒng)時(shí)鐘:發(fā)送端送來(lái)的數(shù)據(jù)時(shí)或信號(hào),195.3125kbps
同步方式:具有搜索、校驗(yàn)、同步三種狀態(tài):幀長(zhǎng)、幀同步字、搜索容錯(cuò)位數(shù)、校核容錯(cuò)位數(shù)、同步容錯(cuò)位數(shù)可通過(guò)修改程序參數(shù)快速設(shè)置。
3 程序結(jié)構(gòu)框圖說(shuō)明
幀同步電路系統(tǒng)主要由基帶數(shù)據(jù)生成模塊(pcm.v)、幀同步模塊(FrameSync.v)模塊組成。
審核編輯:劉清
-
數(shù)字信號(hào)處理
+關(guān)注
關(guān)注
16文章
567瀏覽量
46722 -
系統(tǒng)時(shí)鐘
+關(guān)注
關(guān)注
1文章
31瀏覽量
9614 -
幀同步系統(tǒng)
+關(guān)注
關(guān)注
0文章
2瀏覽量
5837
原文標(biāo)題:插值法幀同步(Quartus/Verilog/CRD500)
文章出處:【微信號(hào):杜勇FPGA,微信公眾號(hào):杜勇FPGA】歡迎添加關(guān)注!文章轉(zhuǎn)載請(qǐng)注明出處。
發(fā)布評(píng)論請(qǐng)先 登錄
基于FPGA的幀同步系統(tǒng)設(shè)計(jì)方案

FPGA設(shè)計(jì)中幀同步系統(tǒng)的實(shí)現(xiàn)
FPGA設(shè)計(jì)中幀同步系統(tǒng)的實(shí)現(xiàn)
labview怎么用插值法選取電腦上excel的數(shù)據(jù)
幀同步通常采用的方法有逐位調(diào)整法和置位調(diào)整法,對(duì)比分析哪個(gè)好?
一種基于插值算法符號(hào)同步的硬件設(shè)計(jì)
幀同步,幀同步是什么意思
一種改進(jìn)的線性圖像插值算法
基于LabVIEW的心電信號(hào)插值算法分析

插值法幀同步ISE/Verilog/CXD301介紹
插值法幀同步(ISE/Verilog/CXD301)
一文簡(jiǎn)析插值法幀同步
基于事件相機(jī)的統(tǒng)一幀插值與自適應(yīng)去模糊框架(REFID)

評(píng)論