如果火車8點開，你住在離車站20分鐘的路程，你什么時候“觸發(fā)”？如果你在7點40分后出發(fā)，你就會錯過火車。如果你在7：40之前出發(fā)，你應(yīng)該有足夠的時間進入車站。(Setup time是20分鐘！).

你的朋友需要5分鐘幫助搬運行李，你到站后需要待多久？最早是8點05分。沒有你5分鐘的搬運行李時間，你的朋友就不能上車，你同樣會錯過火車。(Hold time是5分鐘！)

每個觸發(fā)器在有效時鐘邊沿都有一個時序范圍，在該范圍內(nèi)數(shù)據(jù)不應(yīng)該變化。如果數(shù)據(jù)在期間變化，輸出就是不可預(yù)測的，這對數(shù)字電路來說非?？膳隆?/p>

現(xiàn)在，我們來看一下時序電路中不同類型的延遲。

**最大邏輯傳播延遲：

**

第一個FF輸入和輸出是D1和Q1，第二個FF的輸入和輸出是D2和Q2，兩個觸發(fā)器之間有一些邏輯延遲tpd。時鐘周期應(yīng)該滿足

Tclock ≥ Tcq + Tpd(max) + Tsetup

**最小邏輯傳播延遲：

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時序電路還需要滿足最惡劣情況下的hold要求。

Thold ≤ Tcq + Tpd(min)

**考慮Clock skew的最大邏輯傳播延遲：

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Clock skew是指時鐘邊沿沒有同時到達所有的FFs。

Tskew = Tcapture - Tlaunch

正Clock skew增加了到達右側(cè)FF的時間,可以支持更大的Tpd(max),負Clock skew相反。

Tclock + Tskew = Tcq + Tpd(max) + Tsetup

**考慮Clock skew的最小邏輯傳播延遲：

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正Clock skew增加了到達右側(cè)FF的時間,支持更小的Tpd(max),負Clock skew相反。

Thold  +Tskew= tcq + tpd(min)

假設(shè)Tcq = 1ns,Thold=0ns,Tsetup=3ns,Tskew =+2ns.Tclock=16ns.

Tpd(min) = Thold + Tskew - Tcq = 0 + 2 - 1 = 1 ns;
Tpd(max) = Tclock + Tskew - Tsetup - Tcq = 16 + 2 - 3 - 1 = 14ns