近日，RISC-V SIG 取得重要成果，成功在算能 SG2042 (EVB) 服務(wù)器板卡上成功適配 openEuler 操作系統(tǒng)，這是推動 RISC-V 生態(tài)發(fā)展的重要進展。

SG2042 服務(wù)器板卡適配 openEuler 成功

RISC-V SIG 宣布成功將 openEuler 操作系統(tǒng)適配至性能卓越的 SG2042 (EVB) 服務(wù)器板卡。SG2042 硬件特性包括 120W 功耗、64 個 RISC-V 內(nèi)核、2GHz 主頻、大容量 Cache、PCIe Gen4 接口和 DDR4 內(nèi)存等。 openEuler RISC-V 基于 openEuler 22.03 LTS 版本和最新的 23.03 創(chuàng)新版本，分別制作了 SG2042 板卡的體驗鏡像，集成 openEuler 的基礎(chǔ)功能，采用最新的廠商固件和內(nèi)核分支。經(jīng)過測試，基礎(chǔ)系統(tǒng)、有線網(wǎng)絡(luò)、USB 接口、PCIE 等組件已可流暢使用，HDMI 可正常顯示。作為服務(wù)器板卡，RISC-V SIG 正積極探索其適用于不同場景的云原生應(yīng)用，預(yù)計不久后，SG2042 將作為先行服務(wù)器板卡，廣泛應(yīng)用于服務(wù)器領(lǐng)域。

算能 SG2042 RISC-V 鏡像下載：https://mirror.iscas.ac.cn/openeuler-sig-riscv/openEuler-RISC-V/preview/openEuler-23.03-V1-riscv64/SG2042/

SG2042 作為構(gòu)建服務(wù)器 接入 OERV OBS 加速構(gòu)建

SG2042 服務(wù)器板卡的適配成功是 openEuler 推動 RISC-V 生態(tài)發(fā)展的重要里程碑。RISC-V SIG 計劃將 SG2042 服務(wù)器板卡與 OBS（Open Build Service）相結(jié)合，充分利用其性能優(yōu)勢，加快 RISC-V 軟件包的構(gòu)建進程，為軟硬件生態(tài)體系的完善奠定基礎(chǔ)。 目前，OERV OBS（Open Build Service）構(gòu)建 openEuler Packages 的主要方法是 qemu user 和 qemu system 的混合方式，這也是大部分 RISC-V 發(fā)行版采用的構(gòu)建策略。相較于 system 模式，user 模式的性能普遍要高出 5 倍以上，而 SG2042 的本地構(gòu)建方式相較于 qemu user 模式又具有顯著的速度優(yōu)勢。 RISC-V SIG 將 SG2042 服務(wù)器板卡接入 OERV OBS 進行構(gòu)建測試， 在小型軟件包構(gòu)建方面，如 coreutils，SG2042 可實現(xiàn) 6 倍以上的加速，僅需 300 多秒完成一次構(gòu)建，速度可媲美原生 AArch64 和 x86_64 架構(gòu)。對于大型軟件包的構(gòu)建，加速效果更為顯著。例如，常見的 glibc 和 LLVM 通常在普通的 qemu user 環(huán)境中需要 1 至 2 天才能完成構(gòu)建，而 SG2042 可將此過程縮短至 2 小時以內(nèi)。對于像 LibreOffice 這樣的大型應(yīng)用，SG2042 可將原本在 qemu user 環(huán)境中需耗費 3 天左右的構(gòu)建時間縮短至 3 小時左右，大幅減少構(gòu)建時長。

具體數(shù)據(jù)對比可參考上圖，需要說明的是，所展示的時間數(shù)據(jù)(單位 s)來自于 OERV OBS 的最佳構(gòu)建結(jié)果，即時間越少構(gòu)建越快。實際使用中，由于服務(wù)器構(gòu)建包數(shù)量的影響，本對比僅作為使用角度的差異參考，并非嚴格控制變量的性能評測。

推動 RISC-V 高性能應(yīng)用持續(xù)落地

盡管 SG2042 服務(wù)器板卡上的 openEuler 操作系統(tǒng)已取得良好的兼容性和穩(wěn)定性，RISC-V SIG 仍致力于解決已知問題，進一步提升系統(tǒng)性能和用戶體驗。當前，基于 SG2042 的 openEuler RISC-V 操作系統(tǒng)在 GPU 適配及云原生應(yīng)用方面尚有優(yōu)化空間，需進一步豐富 SG2042 作為 PC 服務(wù)器的生態(tài)環(huán)境，并提高部分軟件包構(gòu)建和應(yīng)用的穩(wěn)定性。此外，RISC-V SIG 將利用 RISC-V 向量擴展指令（RVV 0.7）的支持，使用 RVV 0.7 GCC 構(gòu)建整個系統(tǒng)，發(fā)掘更多性能潛力。 為實現(xiàn)這一目標，RISC-V SIG 將與中科院軟件所 RuyiSDK 團隊合作，共同優(yōu)化科學(xué)運算軟件應(yīng)用，充分挖掘 RISC-V 領(lǐng)域的潛力。未來，RISC-V SIG 將繼續(xù)與算能合作，推動 SG2042 獲得更多主流發(fā)行版和基礎(chǔ)軟件支持，并將其接入 RISC-V Lab，探索 RISC-V 在服務(wù)器級芯片領(lǐng)域的應(yīng)用潛力，同時為更多 RISC-V 開發(fā)者提供 “RuyiSDK” 支持。

關(guān)于作者

楊延玲，中科院軟件所 PLCT 實驗室實習生，歐拉開源社區(qū) RISC-V SIG 成員，目前在溫州大學(xué)讀研二，負責協(xié)助 RISC-V SIG 和 ROS SIG 的日常運營。