常用電路模塊的布局布線原則

常用存儲器設(shè)計(jì)

*SDRAM

*FLASH

*DDR

*DDR2

*DDR3

*QDR

1、SDRAM

*管腳的定義解釋

SDRAM（同步動態(tài)隨機(jī)存儲器）如下圖：

SDRAM的布局

*SDRAM的布局原則是：靠近CPU擺放

*SDRAMx1片的時(shí)候，一般采取點(diǎn)對點(diǎn)的布局方式，如下圖：

SDRAM到CPU推薦的中心距離：

*當(dāng)中間無排阻時(shí)：9000-1000密爾

*當(dāng)中間有排阻時(shí)：1000-1300密爾

*SDRAMx2片時(shí)，相對于CPU嚴(yán)格對稱

方案一：空間做的時(shí)候，與CPU放在同一面，如下圖：

方案二：SDRAM頂?shù)讓N，如下圖：

SDRAM的布線

*特性阻抗：50歐

*數(shù)據(jù)線每9根盡量走在同一層（D0D7,LDQM;D8D15,HDQM）

*信號線的間距須滿足3W原則

*數(shù)據(jù)線、地址（控制線）線、時(shí)鐘線之間的距離保持20密爾以上或者3W

*空間允許的情況下，應(yīng)該在它們走線之間加一根地線進(jìn)行隔離。地線寬度推薦為15~30密爾

*保證完整的參考平面

*布線拓?fù)浣Y(jié)構(gòu)（默認(rèn)采用遠(yuǎn)端分支）-T點(diǎn)（過孔）打在兩片SDRAM中間

遠(yuǎn)端分支（星形或者T形）

菊花鏈

*SDRAM的等長布線

*CLASS的規(guī)則

將所有數(shù)據(jù)線設(shè)為SDRAM_DATA_BUS;

地址線、控制線，時(shí)鐘線設(shè)為SDRAM_ADDR_BUS

*等長規(guī)則

所有信號線參照時(shí)鐘線的長度等長

*誤差范圍

數(shù)據(jù)線誤差范圍控制在+/-50MIL

地址線誤差范圍控制在+/-100MIL

*SDRAM的等長布線

*遠(yuǎn)端分支布線情況，如下圖：