將整個系統(tǒng)放在芯片上是半導(dǎo)體行業(yè)的一個驅(qū)動力。隨著設(shè)計現(xiàn)代SoC的復(fù)雜性不斷增加，需要新的工具和方法，這一切都始于RTL。

Defacto Technologies是一家創(chuàng)新的芯片設(shè)計軟件公司，提供突破性的RTL平臺，以增強IP核心和芯片上系統(tǒng)的集成、驗證和簽發(fā)。

考慮到從體系結(jié)構(gòu)到首次實現(xiàn)決策的設(shè)計任務(wù)數(shù)量，啟動SoC設(shè)計項目總是很艱難的。一個成功的啟動會對下一步的設(shè)計任務(wù)和TAT產(chǎn)生重大影響。如果我們看看今天的SoC，IP的數(shù)量和種類不斷增加，并且由于架構(gòu)的復(fù)雜性而導(dǎo)致非常復(fù)雜的時鐘樹、電源架構(gòu)等，驗證過程也是一個需要大量關(guān)注的實際負(fù)擔(dān)。總之，需要在前端建立先進的設(shè)計方法，以加快SoC的構(gòu)建速度，并為合成和模擬設(shè)計步驟生成第一批包和數(shù)據(jù)。

今年3月，Defacto宣布了其解決方案新的版本：SoC編譯器10.0。這對該公司來說是一個重要的轉(zhuǎn)折點，該公司也將在今年7月的DAC期間慶祝其成立20周年。20年來，Defacto在EDA領(lǐng)域提供了突破性創(chuàng)新，并建立了真正的專業(yè)知識，尤其是在RTL管理方面。它們現(xiàn)在被大多數(shù)主要的半導(dǎo)體公司所認(rèn)可和使用。

SoC編譯器10.0主要發(fā)行版將解決Defacto客戶面臨的幾個關(guān)鍵挑戰(zhàn)。首先是，市場上沒有解決方案可以同時考慮RTL和IP-XACT的SoC集成。從技術(shù)上講，確實需要支持IP和連接的各種格式，這兩者都需要考慮，因為：IP-XACT無法完全描述集成設(shè)計的復(fù)雜性，而RTL本身需要額外的努力來使端口組之間的連接屬于同一架構(gòu)協(xié)議。值得一提的是，這需要支持完整的RTL和IP-XACT版本（Verilog、System Verilog、VHDL、IP-XACT 2009、IP-XACT 2014）。

今天的解決方案是重新設(shè)計預(yù)先丟棄的IP系統(tǒng)Verilog結(jié)構(gòu)，以與IP-XACT 2014可以支持的連接保持一致。這種變通方法很繁瑣，破壞現(xiàn)有設(shè)計的風(fēng)險很高，耗時且難以維護。Defacto的SoC編譯器V10.0是第一個在同一級別同時考慮IP-XACT和RTL的設(shè)計解決方案，以應(yīng)對SoC設(shè)計集成挑戰(zhàn)，包括不斷增加的設(shè)計復(fù)雜性和合理的性能。

除此之外，Defacto的SoC編譯器10.0還具有全新的IP-XACT功能，支持2009年和2014年的Accellera標(biāo)準(zhǔn)；用于集成，也用于寄存器和系統(tǒng)內(nèi)存映射的管理。

與此同時，我們都觀察到EDA工具的使用發(fā)生了真正的轉(zhuǎn)變，用戶似乎更加迫切地需要Tcl和Python接口。Defacto為他的工具提供了（超過10年）Python、Perl和C++接口，但在SoC Compiler 10.0中，Defacto通過100%面向?qū)ο蟮腁PI將Python支持提升到了一個新的水平。

Defacto的SoC設(shè)計解決方案的關(guān)鍵在于對設(shè)計數(shù)據(jù)的統(tǒng)一管理，包括RTL/IP-XACT、UPF、SDC等，以及與物理設(shè)計信息的鏈接，從而實現(xiàn)功率感知、物理感知、時鐘感知、DFT感知等組裝。

毫無疑問，這種統(tǒng)一的方法正朝著成本效益高的方向構(gòu)建復(fù)雜和大型SoC。

審核編輯 ：李倩