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《基于“礦板”低成本學(xué)習(xí)Zynq系列》之四-第一個工程HelloWorld一下 (qq.com)

一.前言

前面我們了解了板子的原理圖和資源，進(jìn)行了基本的狀態(tài)確認(rèn)，現(xiàn)在我們來搭建開發(fā)環(huán)境創(chuàng)建HelloWorld工程，打印HelloWolrd來演示開發(fā)過程。

二.硬件工程

2.1創(chuàng)建工程

打開vivado

Create Project

Next

指定工程名，路徑，Next

指定RTL工程不添加源碼，Next

搜xc7z010選擇xc7z010clg400-1，next

完成

2.2創(chuàng)建處理器IP

Create Block Design

指定名字xc7z010，OK

點擊空白處的+號

搜索zynq，雙擊ZYNQ7處理器系統(tǒng)

點擊Run Block Automation

點擊OK

雙擊如下框圖

2.2.1配置串口引腳

從原理圖和絲印可以看到

TXD對應(yīng)A.16 RXD對應(yīng)F.15

進(jìn)入以下地址https://www.xilinx.com/support/package-pinout-files.html

選擇zynq 7000

選擇xcz010 CLG400封裝

分別搜索F15 A16

找到分別對應(yīng)MIO25和MIO24

所以這里選擇UART1對應(yīng)MIO24和MIO25，勾選UART1

配置波特率為115200

2.2.2配置DDR

2.2.3時鐘配置

時鐘源和原理圖對應(yīng)為33.33MHz

DDR和CPU時鐘默認(rèn)

刪除其他未用的配置

2.2.4驗證設(shè)計

點擊如下圖標(biāo)

2.3輸出HDL

點擊Sources選擇剛創(chuàng)建測設(shè)計，右鍵點擊->Generate Output Products

默認(rèn)配置點擊Generate

再次右鍵點擊設(shè)計->Create HDL Wrapper

2.4生成bit文件

默認(rèn)配置即可

2.5導(dǎo)出硬件

File->Export->Export Hard ware

導(dǎo)出的是xsa文件

三.軟件工程

3.1啟動Vitis

Tools->Launch Vitis IDE

3.2創(chuàng)建Vitis工程

在原硬件工程下創(chuàng)建sdk目錄

選擇該目錄 launch

3.3創(chuàng)建平臺工程

指定工程名Next

選擇之前生成的xsa文件打開

選擇不跑系統(tǒng)即standalone，使用core0

生成工程如下

3.4編譯平臺工程

當(dāng)前平臺工程是out of date，右鍵點擊->Build Project

3.5創(chuàng)建應(yīng)用工程

File->New->Application Project...

Next

默認(rèn)選擇剛才創(chuàng)建的平臺

指定工程名，其他默認(rèn)即可

選擇HelloWorld的Demo

3.6編譯應(yīng)用

右鍵點擊HelloWorld_system工程Build Project

3.7仿真

選擇工程，點擊甲殼蟲旁邊的三角形，Debug Configurations...

雙擊Single Application Debug

由于默認(rèn)是NAND啟動，可能提示DONE不為高，這里PL端沒用，所以Target下先不勾選編程FPGA，點擊Debug，后面再說明如何修改啟動模式。

右下角看到下載進(jìn)度

斷點停在了main函數(shù)

點擊如下圖標(biāo)運行

打印如下

四.總結(jié)

以上創(chuàng)建了硬件工程和軟件的HelloWolrdDemo，成功的打印了信息，說明板子環(huán)境都是OK的可以作為開發(fā)板使用。后面就可愉快的學(xué)習(xí)之旅了。

審核編輯：湯梓紅