（1）異步復(fù)位同步釋放的優(yōu)勢(shì)

（2）D 觸發(fā)器搭建電路

使用 2 個(gè)帶異步復(fù)位的寄存器，D端輸入邏輯 1（VCC）。

當(dāng)異步復(fù)位無(wú)效（rst_async_n = 1）時(shí)，同步后的復(fù)位信號(hào) rst_sync_n 也為 1；

當(dāng)異步復(fù)位有效（rst_async_n = 0）時(shí)，同步后的復(fù)位信號(hào) rst_sync_n 立刻為 0，即實(shí)現(xiàn)了“異步復(fù)位”，但是會(huì)在時(shí)鐘上升沿來(lái)臨時(shí)恢復(fù)為 1，實(shí)現(xiàn)“同步釋放”；

（以下圖片來(lái)自Altera FPGA）

第一級(jí)觸發(fā)器的輸入 D 接電源，即高電平1’b1。

第一級(jí)觸發(fā)器的輸出，很可能存在亞穩(wěn)態(tài)，使用兩級(jí)觸發(fā)器做同步。

（3）Verilog 代碼

reg rst_n_1 = 1'b1;
reg rst_n_2 = 1'b1;
always @ (posedge clk or negedge rst_async_n) 
begin 
if( !rst_async_n ) begin 
rst_n_1 <= 1'b0;
rst_n_2 <= 1'b0;
end 
else begin 
rst_n_1 <= 1'b1;
rst_n_2 <= rst_n_1;
end 
end 


assign rst_sync_n = rst_n_2;

總結(jié)

針對(duì) Altera 的 FPGA ，沒(méi)有做其他資源消耗時(shí)的具體考證，僅從上述來(lái)看，確實(shí)能夠節(jié)省一些資源。

針對(duì) Xilinx 的 FPGA ：

（1）對(duì)于同一個(gè)觸發(fā)器邏輯，因?yàn)橥瑫r(shí)支持異步和同步復(fù)位，所以異步復(fù)位并不會(huì)節(jié)省資源；

（2）對(duì)于其他的資源，比如 DSP48 等，同步復(fù)位更加節(jié)省資源。

首先，對(duì)于 DSP48，其內(nèi)部還帶有一些寄存器（只支持同步復(fù)位），如果使用異步復(fù)位，則會(huì)額外使用外部 Slice 中帶異步復(fù)位的寄存器，而使用同步復(fù)位時(shí)，可以利用 DSP48 內(nèi)部的寄存器；

Xilinx 的 FPGA，對(duì)于 DSP48、BRAM 資源，使用同步復(fù)位比異步復(fù)位更節(jié)省資源。

對(duì)于【高電平復(fù)位】，使用異步復(fù)位同步釋放，則第一個(gè)寄存器的 D 輸入是 0，這里使用了 4 個(gè)觸發(fā)器打拍同步。

（參考 Xilinx 白皮書 WP272，【FPGA探索者】公眾號(hào)回復(fù)【wp272】獲?。?。

異步復(fù)位同步釋放，既能很快的檢測(cè)到復(fù)位信號(hào)，不需要復(fù)位保持超過(guò)一個(gè)時(shí)鐘周期，又能解決釋放時(shí)的亞穩(wěn)態(tài)問(wèn)題（降低亞穩(wěn)態(tài)發(fā)生的概率）。