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異步電路的界定

異步電路不能根據(jù)時鐘是否同源來界定，時鐘之間沒有確定的相位關(guān)系是唯一準(zhǔn)則。 比如同一個時鐘源如果經(jīng)過pll分出33MHZ和50MHZ 的兩個時鐘，他們的相位關(guān)系會時鐘變化的變化，那么他們驅(qū)動的電路也屬于異步電路。

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跨時鐘域處理不當(dāng)?shù)奈：徒鉀Q方案

1. 亞穩(wěn)態(tài) ：

異步系統(tǒng)交互時會出現(xiàn)亞穩(wěn)態(tài)，如果直接使用亞穩(wěn)態(tài)信號，或者因處理不當(dāng)導(dǎo)致其傳播，會使整個系統(tǒng)結(jié)果不可預(yù)期。合理的異步電路同步器設(shè)計可以有效降低亞穩(wěn)態(tài)出現(xiàn)的概率，但其是不可能被完全消除的。而亞穩(wěn)態(tài)出現(xiàn)的概率和器件工藝，時鐘頻率，信號頻率和同步器結(jié)構(gòu)都有關(guān)系。

解決方案：

1. 使用合適的同步器，包括但不限于：1bit多級打拍同步（電平信號，脈沖信號），多bit格雷碼轉(zhuǎn)換打拍同步，多bit Dmux同步，握手協(xié)議同步，異步FIFO同步。
2. 若是打拍同步，需要根據(jù)工藝以及頻率選擇合適的打拍級數(shù)

2. 毛刺 ：

異步系統(tǒng)交互時如果上游模塊有信號毛刺，不當(dāng)?shù)奶幚頃蛊鋫鞑ゲ⒈幌掠萎惒侥K采樣，可能會導(dǎo)致下游功能錯誤。同步系統(tǒng)內(nèi)有setup檢查保證毛刺在被采樣前有足夠的時間的消除，而異步電路只能靠設(shè)計保證毛刺不被傳播和誤采樣。

解決方案：

1. 上游待同步信號寄存器輸出過濾毛刺
2. 待同步信號的輸出寄存器和同步器之間不能存在任何組合邏輯

3. 漏采、誤采 ：

異步系統(tǒng)交互時如果處理不當(dāng)，可能會造成下游對傳播信號漏采樣或者誤采樣。

解決方案：

1. 明確系統(tǒng)間的頻率關(guān)系，采用合適的同步器
2. 單bit待采集信號要進(jìn)行位寬確認(rèn)和拓展（快->慢），一般要保證信號寬度大于采集時鐘加上一個margin（依據(jù)經(jīng)驗而定，來源是采集時鐘域的setup,hold,skew,jitter等）
3. 多bit信號不能直接打拍采樣，通過格雷碼或者握手，異步fifo等其他結(jié)構(gòu)的同步器。

4. 再匯集 ：

有相互關(guān)系的上游信號經(jīng)過了異步處理之后到達(dá)另一個時鐘域的時間是不可預(yù)期的，那么他們再次匯聚的時候會出現(xiàn)與預(yù)期功能不一致的錯誤。這又被稱為再收斂（reconverge）錯誤。

解決方案：

1. 多個1bit信號待同步時，必須在原時鐘域完成組合匯聚和寄存處理，不能分別同步到另一個時鐘域再匯聚
2. 同源信號復(fù)制跨時鐘域時，需要先進(jìn)行跨時鐘域，再進(jìn)行復(fù)制。

5. 異步復(fù)位 ：

如果處理不當(dāng)或者沒有做好相應(yīng)時序檢查，復(fù)位功能會有問題。

解決方案：

1. 采用穩(wěn)定的復(fù)位邏輯單元（普遍使用經(jīng)典的異步復(fù)位同步釋放結(jié)構(gòu)）
2. 做好recovery-removal檢查
3. 保證對接模塊的異步復(fù)位不相互影響

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異步電路跨時鐘域的設(shè)計檢查

1. 明確設(shè)計規(guī)格，做好代碼review
2. 做好Clock-Domain-Crossing（CDC）檢查
3. 有條件的做好FPGA，EMU和后仿檢查確認(rèn)