跨時(shí)鐘域問題（CDC，Clock Domain Crossing ）是多時(shí)鐘設(shè)計(jì)中的常見現(xiàn)象。在FPGA領(lǐng)域，互動(dòng)的異步時(shí)鐘域的數(shù)量急劇增加。通常不止數(shù)百個(gè)，而是超過一千個(gè)時(shí)鐘域。讓我們來評(píng)估為什么跨時(shí)鐘域問題（CDC，Clock Domain Crossing ）是一個(gè)長期存在的問題，它的影響以及可用的補(bǔ)救指導(dǎo)原則來確保FPGA設(shè)計(jì)的可靠性。

只要數(shù)據(jù)從由一個(gè)時(shí)鐘驅(qū)動(dòng)的觸發(fā)器傳輸?shù)接闪硪粋€(gè)時(shí)鐘驅(qū)動(dòng)的觸發(fā)器，就會(huì)發(fā)生跨時(shí)鐘域問題（CDC，Clock Domain Crossing ）的問題。 CDC問題可能會(huì)導(dǎo)致ASIC和FPGA器件出現(xiàn)大量故障。 CDC的后果是亞穩(wěn)態(tài)效應(yīng)，導(dǎo)致功能性非確定性（下游數(shù)據(jù)的不可預(yù)測(cè)性，并且這中現(xiàn)象也有可能會(huì)導(dǎo)致數(shù)據(jù)丟失）或者出現(xiàn)數(shù)據(jù)不一致性的現(xiàn)象（當(dāng)CDC在總線信號(hào)的子集上跨域發(fā)送的延遲等待時(shí)間，導(dǎo)致出現(xiàn)不一致的捕獲事件）。

通過并行切換輸入數(shù)據(jù)和采樣時(shí)鐘（在上圖中底層門電路的并行切換窗引入泄漏電流），任何觸發(fā)器都可以進(jìn)入這種狀態(tài)。減緩亞穩(wěn)效應(yīng)的已知方法是使用同步器。同步器可以定義為對(duì)異步信號(hào)進(jìn)行采樣并輸出與本地采樣時(shí)鐘同步的推導(dǎo)信號(hào)的邏輯實(shí)體。它通常不合成，而是在設(shè)計(jì)中預(yù)先實(shí)例化或呈現(xiàn)為宏形式。一個(gè)好的同步器應(yīng)該是可靠的，具有低延遲，低功耗和低面積的影響。同步器最簡單的實(shí)現(xiàn)是使用兩個(gè)背靠背的觸發(fā)器。第一個(gè)觸發(fā)器將異步輸入信號(hào)采樣到新的時(shí)鐘域，并等待整個(gè)時(shí)鐘周期以允許任何亞穩(wěn)態(tài)穩(wěn)定下來。第一級(jí)的輸出信號(hào)被同一時(shí)鐘采樣送到第二級(jí)觸發(fā)器中以產(chǎn)生穩(wěn)定而同步的輸出。

數(shù)據(jù)同步器 - 有兩種基本方法可用于通過時(shí)鐘域邊界傳輸數(shù)據(jù)信號(hào)。第一種基于接收域中的使能控制數(shù)據(jù)捕獲，第二種基于使用雙端口FIFO順序?qū)?shù)據(jù)寫入和讀取。基于控制的數(shù)據(jù)同步器 - 在這種類型的同步器中，使能信號(hào)負(fù)責(zé)通知接收域數(shù)據(jù)是穩(wěn)定的并且可以被捕獲。發(fā)送器負(fù)責(zé)在數(shù)據(jù)使能有效期間內(nèi)保持?jǐn)?shù)據(jù)穩(wěn)定。接收數(shù)據(jù)捕獲期間所有數(shù)據(jù)位的穩(wěn)定性保證了亞穩(wěn)態(tài)效應(yīng)的不存在以及能進(jìn)行正確的數(shù)據(jù)捕獲。

為了實(shí)現(xiàn)安全的數(shù)據(jù)采集，基于控制的數(shù)據(jù)同步器應(yīng)該使發(fā)送器數(shù)據(jù)穩(wěn)定，不僅在使能信號(hào)斷言（assertion）期間，而且還包括數(shù)據(jù)建立/保持裕量以保持穩(wěn)定。這是防止數(shù)據(jù)捕獲過程中出現(xiàn)故障的關(guān)鍵。這種方式被用于基于握手的數(shù)據(jù)同步器中。

基于FIFO的數(shù)據(jù)同步器- 基于控制的數(shù)據(jù)同步器具有有限的帶寬，而基于FIFO的數(shù)據(jù)同步器可以增加整個(gè)接口的帶寬并保持可靠地通信。它還允許通過時(shí)鐘域邊界進(jìn)行快速地?cái)?shù)據(jù)通信。使用發(fā)送器時(shí)鐘將數(shù)據(jù)壓入FIFO，并使用接收器時(shí)鐘從FIFO中取出數(shù)據(jù)。 FIFO_FULL控制信號(hào)管理驅(qū)動(dòng)器寫入頻率，而FIFO_EMPTY控制接收器讀取頻率。

復(fù)位同步器 - 復(fù)位信號(hào)必須在解除斷言（assertion）階段同步，以防止寄存器以損壞的值進(jìn)入亞穩(wěn)態(tài)。復(fù)位信號(hào)邊沿可以同步（完全同步）或者只有一個(gè)（部分同步）。具有異步復(fù)位的時(shí)序元件可能會(huì)收到全部或者部分同步復(fù)位信號(hào)，但是針對(duì)具有同步復(fù)位的順序元件應(yīng)該使用完全復(fù)位同步器。FPGA設(shè)計(jì)中的同步器

在FPGA設(shè)計(jì)中，在實(shí)現(xiàn)同步器時(shí)應(yīng)遵守一些安全準(zhǔn)則：避免使用半周期同步器，它通常依賴于第二階段觸發(fā)器使用反向時(shí)鐘邊沿，因此它為時(shí)鐘實(shí)現(xiàn)增加了額外的資源和復(fù)雜性。

觸發(fā)器（flip-flops）（稱為NDFF，表示2個(gè)或更多觸發(fā)器）應(yīng)僅使用來自觸發(fā)器FPGA資源，并應(yīng)在合成過程中保留和不觸被觸發(fā)，包括無邊界重定時(shí)。對(duì)于CDC優(yōu)選使用亞穩(wěn)態(tài)硬化宏。不允許移位寄存器或者BRAM，因?yàn)樗鼈兛赡軙?huì)導(dǎo)致故障。 NDFF的放置應(yīng)位于同一片內(nèi)，以盡量減少觸發(fā)器間的傳播延遲，從而減少潛在的亞穩(wěn)效應(yīng)。

在時(shí)序關(guān)鍵的高速FPGA設(shè)計(jì)中，關(guān)鍵是要避免在控制或者數(shù)據(jù)CDC上使用組合邏輯。由于這個(gè)原因，應(yīng)該避免基于多路復(fù)用器的數(shù)據(jù)同步器。不應(yīng)在同步器階段或者CDC之間注入組合邏輯。即使在一個(gè)或多個(gè)寄存器階段之后，也要確保接收域中沒有時(shí)鐘再收斂。也可以使用符合數(shù)據(jù)傳輸速度需求的同步器。對(duì)于IP開發(fā)人員來說，最好在IP設(shè)計(jì)中包含CDC轉(zhuǎn)換，避免功能塊之外的不受控制的數(shù)據(jù)延遲。

基于FPGA的供應(yīng)商（賽靈思，英特爾）流使用屬性保留用于指示NDFF觸發(fā)器結(jié)構(gòu)。該屬性將根據(jù)流程中的基礎(chǔ)工具的提示作出相應(yīng)的反應(yīng)。它會(huì)觸發(fā)綜合工具在同步觸發(fā)器上應(yīng)用“dont_touch”，并指示放置工具將這些觸發(fā)器放置在靠近一個(gè)切片的位置，盡管不一定要在切片中執(zhí)行所有的同步器。將關(guān)鍵的SDC約束（如set_max_delay）而不是set_false_path應(yīng)用于接口的CDC相關(guān)的時(shí)序路徑中。下游工具對(duì)屬性的響應(yīng)方式也有所不同，例如根據(jù)所使用的供應(yīng)商解決方案的不同X狀態(tài)生成處理。時(shí)序分析也需要通過設(shè)置適當(dāng)?shù)募s束來考慮從上游驅(qū)動(dòng)器觸發(fā)器到該NDFF結(jié)構(gòu)的路徑。

對(duì)于非時(shí)序關(guān)鍵的FPGA設(shè)計(jì)，使用BRAM而不是驅(qū)動(dòng)觸發(fā)器陣列，直接連接到另一個(gè)時(shí)鐘域的接收觸發(fā)器中。為了避免在數(shù)據(jù)傳輸過程中出現(xiàn)毛刺，BRAM的輸出在啟用信號(hào)斷言（assertion）期間應(yīng)保持穩(wěn)定（建立和保持足夠的余量）。

內(nèi)置FIFO生成器，例如Xilinx的LogicCORE IP FIFO Generator，可用于實(shí)現(xiàn)安全的基于FIFO的FPGA數(shù)據(jù)同步器。生成的FIFO應(yīng)配置獨(dú)立的時(shí)鐘進(jìn)行讀寫操作。對(duì)于定制的FIFO，重要的是檢查跨越時(shí)鐘域的讀寫指針是否被正確編碼，只有一個(gè)位改變時(shí)間（就像Greycode一樣）并通過斷言（assertion）進(jìn)行驗(yàn)證。