概念

建立時間Tsu

指在觸發(fā)器的時鐘信號上升沿到來以前，數(shù)據(jù)穩(wěn)定不變的時間，如果建立時間不夠，數(shù)據(jù)將不能在這個時鐘上升沿被穩(wěn)定的打入觸發(fā)器，Tsu就是指這個最小的穩(wěn)定時間。對應(yīng)圖1的Tsu(Tsu：set up time)

圖1. 觸發(fā)器的波形圖(參考“重要說明”里的觸發(fā)器接口)

保持時間Th

在觸發(fā)器的時鐘信號上升沿到來以后，數(shù)據(jù)穩(wěn)定不變的時間，如果保持時間不夠，數(shù)據(jù)同樣不能被穩(wěn)定的打入觸發(fā)器，Th就是指這個最小的保持時間。對應(yīng)圖1的Th(Th：hold time)

輸出延時時間Tco

由 clk 觸發(fā)到輸出數(shù)據(jù)有效之間最大延 遲時間，對應(yīng)圖1的Tco(clock output delay)

觸發(fā)器穩(wěn)定判據(jù)

一個觸發(fā)器是否不會產(chǎn)生競爭冒險，主要就看時鐘和輸入數(shù)據(jù)之間實(shí)際建立時間和保持時間是否大于觸發(fā)器本身的最小建立時間和保持時間。參考圖2，沒錯，穩(wěn)定與否只和輸入有關(guān)。紅色字體是觸發(fā)器的最小setup/hold時間，這個參數(shù)是器件本身的硬件特性決定的，我們改變不了。黑色字體是輸入數(shù)據(jù)相對采樣時鐘的setup/hold時間，這個我們可以通過改變時鐘與數(shù)據(jù)的相位關(guān)系去調(diào)整Tse和Th的大小。

圖2. 觸發(fā)器建立保持時間波形圖

穩(wěn)定判據(jù)

1.Tsu ≥ Tse min

2.Th ≥ Th min

3.以上兩條同時滿足，則觸發(fā)器穩(wěn)定，不會有競爭冒險

移位寄存器的原理

圖3. 移位寄存器級聯(lián)

圖4. 移位寄存器建立時間時序圖

圖4現(xiàn)象解釋

參考圖4，在第一個時鐘上升沿，前邊的觸發(fā)器采集D1信號，將高電平打入觸發(fā)器，經(jīng)過Tco的觸發(fā)器輸出延時到達(dá)組合邏輯電路。又經(jīng)過組合邏輯電路的延時Tcomb（我們假定組合邏輯電路此時沒有改變信號的高低，可以把它假定為一個緩沖器）送到了D2接口上。

依據(jù)觸發(fā)器穩(wěn)定性判據(jù)可以得出，第二級觸發(fā)器正常工作建立時間要滿足以下邊界條件：

實(shí)際建立時間Tsu = Tclk - Tco - Tcomb

Tsu > Tse min

圖5. 移位寄存器保持時間時序圖

圖5現(xiàn)象解釋

參考圖5，在第二個時鐘上升沿前邊觸發(fā)器采集到D1上的低電平，經(jīng)過Tco的延時在Q1上得到表達(dá)。這個低電平在經(jīng)過組合電路延時Tcomb到達(dá)D2。

依據(jù)觸發(fā)器穩(wěn)定性判據(jù)可以得出，第二級觸發(fā)器正常工作保持時間要滿足以下邊界條件：

實(shí)際保持時間Th = Tco-min + Tcomb

所以Th > Th min

綜上，同時滿足Tclk - Tco - Tcomb > Tse min和Tco-min + Tcomb > Th min則第二級觸發(fā)器穩(wěn)定，如果觸發(fā)器級聯(lián)級數(shù)更多，那么以此類推。