本文作者：

DSG Product Engineering Group 劉杰

我們知道，一塊芯片的性能通常通過頻率、功耗、面積（即 PPA）三個(gè)方面去評估。在芯片設(shè)計(jì)過程中，工程師經(jīng)常會對頻率，面積進(jìn)行調(diào)整，但是很少會對芯片供電網(wǎng)絡(luò)（即 PG）進(jìn)行比較大的調(diào)整，甚至在一些情況下明知道目前的 PG 可能不是最優(yōu)的，工程師也沒有動力去調(diào)整，為什么呢？

因?yàn)樵趥鹘y(tǒng)的設(shè)計(jì)方法下，想要設(shè)計(jì)一個(gè)滿足各方面要求的 PG 網(wǎng)絡(luò)，是需要花費(fèi)大量時(shí)間的。

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一方面是設(shè)計(jì)一個(gè)合理的 PG 網(wǎng)絡(luò)本身需要較高的試錯(cuò)成本，工程師需要對其中的每個(gè)參數(shù)進(jìn)行精確計(jì)算，甚至拼湊才可能得到符合要求的結(jié)果。所以一套成熟的 PG 腳本都是經(jīng)過十幾甚至幾十個(gè)版本的不斷打磨迭代最終形成的。

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第二方面是 PG 腳本運(yùn)行費(fèi)時(shí)，動則十幾甚至幾十個(gè)小時(shí)的運(yùn)行時(shí)間，也是設(shè)計(jì)過程中的一大痛點(diǎn)。

那我們有沒有什么解決方案，可以幫助工程師用原來十分之一甚至更少的時(shí)間設(shè)計(jì)出一個(gè)合格的電源網(wǎng)絡(luò)，并且可以根據(jù)不同的設(shè)計(jì)要求快速調(diào)整呢？

答案便是由 Cadence 提供的新型電源網(wǎng)絡(luò)設(shè)計(jì)方法 —— PSDL。

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什么是 PSDL？

PSDL 是 PG Structure Description Language 的簡稱，顧名思義，它是 Innovus 中一種全新的電源網(wǎng)絡(luò)結(jié)構(gòu)的描述語言。

PSDL 主要包含兩部分的內(nèi)容：

1	每層金屬電源走線的樣式；
2	不同層金屬電源走線的連接關(guān)系。當(dāng)我們能夠把上面兩部分的內(nèi)容都說清楚的時(shí)候，芯片的電源網(wǎng)絡(luò)其實(shí)自然就形成了。

PSDL 的工作模式以及相比傳統(tǒng) PG 產(chǎn)生

流程，它有什么樣的優(yōu)點(diǎn)？

在介紹 PSDL 的優(yōu)點(diǎn)之前，我們首先對比一下 PSDL 與傳統(tǒng)流程的區(qū)別。如下圖：

傳統(tǒng)流程：

在 floorplan 階段，通過一條條執(zhí)行以 addStripe 為核心的命令的方式，完成 PG 創(chuàng)建。

PSDL流程：

在 floorplan 階段，讀入完整的 PSDL 文件，然后調(diào)用 Innovus 內(nèi)部的 flash PG 引擎，一次性生成 PG 網(wǎng)絡(luò)。

其中 flash PG 引擎工作時(shí)又分為兩種模式，快速模式（fast mode）和完整模式（complete mode）。其中快速模式用于快速產(chǎn)生 PG，幫助工程師檢查 PG pattern 是否符合設(shè)計(jì)要求并進(jìn)行功耗分析；完整模式是在快速模式的基礎(chǔ)上，工具嘗試檢查并處理 PG 產(chǎn)生的 DRC，希望可以在修理 DRC 的基礎(chǔ)上保證 PG 連接性。工程師可以根據(jù)不同的需求場景，選擇使用不同的模式，充分發(fā)揮 PSDL 的優(yōu)勢。

· PSDL 的優(yōu)點(diǎn)

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相比 TCL 腳本，更加便于理解和書寫，便于工程師快速學(xué)習(xí)應(yīng)用。

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運(yùn)行速度更快。PSDL 調(diào)用新的 Flash PG 引擎可以大幅提升 PG 生成速度，相比傳統(tǒng)的 addStripe 腳本方式普遍可以提升 10 倍左右。

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通用性高，不依賴于芯片的大小及 floorplan 等信息。針對不同的設(shè)計(jì)需求，不同的工藝，通過一些微小的調(diào)整可以實(shí)現(xiàn)快速遷移復(fù)用。

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自動從 LEF 文件中提取不同層金屬的物理信息。減少工程師重復(fù)的測量，計(jì)算等基礎(chǔ)工作，讓工程師有更多精力專注在 PG 結(jié)構(gòu)設(shè)計(jì)方面。

下面是不同客戶的實(shí)際案例測試結(jié)果，發(fā)現(xiàn)新的 Flash PG 引擎在運(yùn)行速度方面普遍可以提升 10 倍左右。同時(shí)我們也發(fā)現(xiàn)，當(dāng)芯片的 PG 結(jié)構(gòu)越復(fù)雜，并且造成傳統(tǒng) PG 腳本越臃腫時(shí)（如 case 4），PSDL 展現(xiàn)出的優(yōu)勢也更加明顯。

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· PSDL 包含哪些內(nèi)容？

一個(gè)完整的 PSDL 文件主要包括 VARIABLE、PATTERN、AREA、REGION。其中，PATTERN 和 REGION 是必須的部分，其他部分可以根據(jù)實(shí)際情況進(jìn)行增減。

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PATTERN：

用于描述 PG 中每一層金屬走線的具體結(jié)構(gòu)樣式；包括名稱，類型，走線方向，線寬，間距，長度等基礎(chǔ)信息。

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REGION：

用于描述在一個(gè)具體的區(qū)域，產(chǎn)生某種類型的 PG 網(wǎng)絡(luò)結(jié)構(gòu)，主要包括所選區(qū)域，金屬層信息等。其中區(qū)域選擇可以是芯片中的任何區(qū)域，比如一個(gè) block，instance，或者是一個(gè) cell。這種通過單個(gè)指令便可實(shí)現(xiàn)在特定區(qū)域產(chǎn)生 PG 的方式，大大減輕了傳統(tǒng)方式中用腳本命令進(jìn)行面積計(jì)算的工作量，進(jìn)一步提升工作效率，減少工具運(yùn)算時(shí)間。

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METAL：

用于描述具體的一層中，所走金屬線的類型及位置。如下圖，表示在選定區(qū)域中，M3 上面vdd 使用前面定義的 pattern_Z（STAPLE類型）和 pattern_A（STRIPE）。其中初始偏移量、間距、數(shù)量可以由 OFFSET、STEPDISTANCE、SIZE 等進(jìn)行定義。

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FOLLOW 和 ALIGNMENT：

作為 PSDL 中的另一大亮點(diǎn)，工程師可以通過 FOLLOW 和 ALIGNMENT 描述不同金屬線的相對位置關(guān)系，實(shí)現(xiàn)更加智能化的 PG 設(shè)計(jì)。通過這種方式，不但可以減少不必要的手動計(jì)算工作，也可以保證不同層之間的連接性，同時(shí)在需要調(diào)整時(shí)也非常容易。

PSDL 相比傳統(tǒng)方式，不但在運(yùn)行速度上展現(xiàn)出巨大優(yōu)勢，而且使得電源網(wǎng)絡(luò)設(shè)計(jì)更容易，維護(hù)和更新更方便靈活，它將對目前的后端實(shí)現(xiàn)流程產(chǎn)生影響。未來，PSDL 將和機(jī)器學(xué)習(xí)技術(shù)緊密融合，助力芯片工程師進(jìn)一步提高芯片 PPA 的同時(shí)，有效解決電壓降過大等電源網(wǎng)絡(luò)問題。

關(guān)于 Cadence

Cadence 是電子系統(tǒng)設(shè)計(jì)領(lǐng)域的關(guān)鍵領(lǐng)導(dǎo)者，擁有超過 30 年的計(jì)算軟件專業(yè)積累?；诠镜闹悄芟到y(tǒng)設(shè)計(jì)戰(zhàn)略，Cadence 致力于提供軟件、硬件和 IP 產(chǎn)品，助力電子設(shè)計(jì)概念成為現(xiàn)實(shí)。Cadence 的客戶遍布全球，皆為最具創(chuàng)新能力的企業(yè)，他們向超大規(guī)模計(jì)算、5G 通訊、汽車、移動設(shè)備、航空、消費(fèi)電子、工業(yè)和醫(yī)療等最具活力的應(yīng)用市場交付從芯片、電路板到完整系統(tǒng)的卓越電子產(chǎn)品。Cadence 已連續(xù)九年名列美國財(cái)富雜志評選的 100 家最適合工作的公司。如需了解更多信息，請?jiān)L問公司網(wǎng)站www.cadence.com。

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