三星電子公布了其在小于 3 納米（1 米的十億分之一）半導(dǎo)體領(lǐng)域獲得競爭優(yōu)勢的技術(shù)路線圖。該公司計劃成為世界上第一個實施3D封裝技術(shù)的公司，垂直堆疊其代工廠生產(chǎn)的Gate-All-Around（GAA）芯片。此舉表明該公司決心提供最先進的整體解決方案，從制造生產(chǎn)線到先進的后段處理。

7月4日，在首爾三星洞COEX展廳舉辦的三星晶圓代工論壇2023上，三星電子代工業(yè)務(wù)總裁崔時永作為第一位主講人介紹了這一代工路線圖戰(zhàn)略。

Choi總裁表示：“我們計劃到2025年將GAA工藝制造的芯片的應(yīng)用擴展到3D封裝，”并補充道，“由于精細加工在降低成本和縮小芯片面積方面存在限制，因此我們正在多樣化我們的先進后處理技術(shù)?！?業(yè)界從未嘗試過將 GAA 工藝與 3D 封裝相結(jié)合，這主要是因為這兩種工藝的復(fù)雜性都很高。

GAA 是一種在制造線上制造超精細器件的預(yù)處理技術(shù)。它最大化了數(shù)據(jù)傳輸路徑的面積，同時減小了半導(dǎo)體的尺寸。3D 封裝是一種組合技術(shù)，可以使不同的芯片像單個半導(dǎo)體一樣發(fā)揮作用。由于精細電路的實現(xiàn)已達到極限，英特爾和臺積電等半導(dǎo)體公司正在激烈競爭以增強這項技術(shù)。

三星電子于2020年首次推出7納米EUV系統(tǒng)半導(dǎo)體的3D堆疊封裝技術(shù)X-Cube，早于業(yè)界第一的臺積電。2022年，三星還全球率先將3納米GAA工藝引入量產(chǎn)線。該公司在半導(dǎo)體業(yè)務(wù)部門內(nèi)組建了先進封裝（AVP）業(yè)務(wù)團隊，加速下一代半導(dǎo)體后處理的研發(fā)（R&D）。到2027年，三星計劃如期量產(chǎn)1.4納米工藝。

今年第一季度，全球晶圓代工市場份額較上一季度略有擴大，臺積電為60.1%，三星電子為12.4%。不過，與臺積電將FinFET結(jié)構(gòu)應(yīng)用到3納米不同，三星電子從3納米開始就開始應(yīng)用GAA，并有信心在基于GAA的競爭中在技術(shù)上領(lǐng)先。

三星電子還公布了加強國內(nèi)和國際無晶圓廠生態(tài)系統(tǒng)的計劃。三星將與國內(nèi)無晶圓廠產(chǎn)業(yè)合作，培育包括AI半導(dǎo)體在內(nèi)的國內(nèi)半導(dǎo)體生態(tài)系統(tǒng)。三星認為，要發(fā)展代工業(yè)務(wù)，需要一個以無晶圓廠公司為中心的強大半導(dǎo)體生態(tài)系統(tǒng)。

三星電子將首先發(fā)布新的PDK Prime，它提供半導(dǎo)體開發(fā)所需的信息。PDK是指代工公司向無晶圓廠公司提供的制造工藝信息。使用PDK，無晶圓廠公司可以設(shè)計與三星代工制造工藝和設(shè)備相匹配的半導(dǎo)體。

與以前的版本相比，新的 PDK Prime 包含許多可縮短產(chǎn)品設(shè)計時間并提高設(shè)計準確性的功能。三星計劃從今年下半年開始向 2 納米和 3 納米工藝無晶圓廠客戶提供 PDK Prime，并打算此后將該服務(wù)擴展到 8 英寸和 12 英寸傳統(tǒng)工藝。

事實上，韓國無晶圓廠和系統(tǒng)半導(dǎo)體的基礎(chǔ)很脆弱。據(jù)韓國半導(dǎo)體產(chǎn)業(yè)協(xié)會統(tǒng)計，韓國系統(tǒng)半導(dǎo)體的全球市場份額僅為3%。無晶圓廠份額略高于 1%。全球排名前10的無晶圓廠公司中，有6家是美國公司，4家來自全球領(lǐng)先代工公司臺積電的所在地臺灣地區(qū)。臺灣大大小小的無晶圓廠公司都在與臺積電一起創(chuàng)建系統(tǒng)半導(dǎo)體生態(tài)系統(tǒng)。

相比之下，據(jù)估計，三星代工廠90%以上的客戶來自其自己的系統(tǒng)LSI業(yè)務(wù)、這表明三星代工在韓國的潛在客戶很少能與三星電子一起成長。

多家無晶圓廠公司出席了此次活動，展示了與三星電子的合作案例。韓國最大的無晶圓廠公司LX Semicon計劃加強與三星電子的代工合作，從8英寸工藝開始，擴展到12英寸工藝。AI 無晶圓廠公司 Rebellions 今年將其 AI 半導(dǎo)體 Atom 商業(yè)化，該芯片采用三星代工廠的 5 納米工藝。DEEPX 還使用三星代工的 5、14 和 28 納米工藝開發(fā)了四種高性能、低功耗的人工智能半導(dǎo)體。

三星電子還宣布了加強本土系統(tǒng)半導(dǎo)體研發(fā)生態(tài)系統(tǒng)的計劃。該公司將于明年擴展其多項目晶圓 (MPW) 服務(wù)，該服務(wù)是人工智能和高性能計算的關(guān)鍵推動者，采用先進的 4 納米工藝。MPW 是一項服務(wù)，使沒有自己的半導(dǎo)體晶圓或晶圓廠的無晶圓廠公司能夠設(shè)計半導(dǎo)體原型。三星計劃今年三度提供4納米MPW支持，并計劃明年將MPW服務(wù)總數(shù)增加10%以上。

三星2nm計劃的更多細節(jié)

這不是三星首次披露其2nm的計劃，其實針對這個被廣泛看好的“大節(jié)點”，這家韓國巨頭密謀已久，他們在這次代工論壇上也帶來了更多的消息。

據(jù)semiwiki報道，與英特爾一樣，三星自己的芯片也是自己的代工客戶，因此他們在2nm上首先生產(chǎn)的是內(nèi)部產(chǎn)品，而不是外部代工客戶。這當然是 IDM 代工廠的優(yōu)勢，可以結(jié)合工藝技術(shù)開發(fā)自己的芯片。三星擁有開發(fā)領(lǐng)先內(nèi)存的額外優(yōu)勢。

報道指出，三星將于 2025 年開始量產(chǎn)用于移動應(yīng)用的 2nm 工藝，然后于 2026 年擴展到具有背面供電的 HPC，并于 2027 年擴展到汽車領(lǐng)域。與 3nm 工藝 (SF3) 相比，三星的 2nm (SF2) 工藝已顯示出性能提升 12%，功率效率提高提升 25%，面積減少 5%。

按照三星的規(guī)劃，其GAA MBCFET無疑是2nm工藝的最大競爭優(yōu)勢所在，在上個月的時候，他們就公布了公司在3nm GAA MBCFET技術(shù)的最新進展，這將給他們的2nm提供參考。

三星表示，與 FinFET 相比，MBCFET 提供了卓越的設(shè)計靈活性。晶體管被設(shè)計成有不同量的電流流過它們。在使用許多晶體管的半導(dǎo)體中，必須調(diào)節(jié)電流量，以便在所需的時序和控制邏輯下打開和關(guān)閉晶體管，這需要增加或減少溝道的寬度。

而在傳統(tǒng)的FinFET結(jié)構(gòu)中，柵極所包裹的鰭片（Fin）的高度是不可調(diào)節(jié)的，因此為了增加整體溝道寬度，需要水平地增加鰭片的數(shù)量。但這種方法只能調(diào)節(jié)不連續(xù)的溝道寬度，因為當柵包圍文件的溝道寬度為α時，也只能減小或增大α的倍數(shù)。這是一個嚴重的限制。

另一方面，MBCFET 彼此堆疊在一起，鰭片側(cè)向放置，納米片的寬度可以調(diào)整，以提供比 FinFET 更多的溝道寬度選項，這是一個對整個設(shè)計有用的功能，這在模擬 SRAM 中具有顯著的優(yōu)勢設(shè)計。

”MBCFET 具有這些優(yōu)勢，因為它們的設(shè)計允許獨立微調(diào)晶體管的溝道寬度，以便在 P 型金屬氧化物半導(dǎo)體晶體管 (PMOS) 和 N 型金屬氧化物半導(dǎo)體晶體管（NMOS）之間找到最佳平衡”，三星強調(diào)。

而在MBCFET 通過調(diào)整納米片寬度，為 SRAM 單元設(shè)計提供了更大的靈活性。左上圖顯示了具有六個晶體管的基本 SRAM 位單元。中間圖像顯示了該位單元的圖形設(shè)計系統(tǒng) (GDS) 視圖。

在圖(a)中，在GAA結(jié)構(gòu)中，NMOS下拉(PD)和傳輸門(PG)具有相同的溝道寬度，而PMOS上拉(PU)具有較小的溝道寬度。(WPD = WPG > WPU ) 在這種情況下，從右圖可以看出，MBCFET 可以比 FinFET 獲得更好的裕度。

在圖(b)中，當PD和PG之間的溝道寬度變化時，它們是NMOS(W PD > WPG > WPU ），裕度高于（a）。通過根據(jù)晶體管的作用和特性調(diào)整溝道寬度，實現(xiàn)最佳平衡，并確保裕度。由于 GAA SRAM 位單元比 FinFET 需要更少的功率，并且由于每個晶體管的 GAA 寬度可以獨立調(diào)整，因此 PPA 和 SRAM 之間的平衡得到改善，從而大大提高了 SRAM 的設(shè)計穩(wěn)定性。

除了晶體管外，背面供電技術(shù)也是三星2nm的一個殺手锏。

三星研究員Park Byung-jae表示，在代工市場，技術(shù)正在從高 k 金屬柵極平面 FET 發(fā)展到 FinFET、MBCFET，以及現(xiàn)在的 BSPDN。

據(jù)介紹，BSPDN與前端供電網(wǎng)絡(luò)不同，它主要使用后端；正面將具有邏輯功能，而背面將用于供電或信號路由。據(jù)他們在一篇論文中披露，將供電網(wǎng)絡(luò)等功能移至芯片背面，以解決使用2nm工藝造成的布線擁塞問題。據(jù)稱，與 FSPDN 相比，BSPDN 的性能提高了 44%，能效提高了 30%。

在公布2nm規(guī)劃的同時，三星強調(diào)，公司的1.4nm工藝預(yù)計于 2027 年實現(xiàn)量產(chǎn)。與此同時，三星代工廠繼續(xù)致力于投資和建設(shè)產(chǎn)能，在韓國平澤和德克薩斯州泰勒增設(shè)新生產(chǎn)線。目前的擴張計劃將使公司的潔凈室產(chǎn)能到 2027 年比 2021 年增加 7.3 倍。

3D，重塑晶圓世界

世界不是平的，晶圓代工行業(yè)也是如此。對性能的需求不斷變化，競爭格局也在持續(xù)改變，這是一個因創(chuàng)新而繁榮的多維市場。盡管晶圓代工行業(yè)經(jīng)歷了天翻地覆的變化，芯片設(shè)計基本上仍然拘泥于傳統(tǒng)的平面架構(gòu)。

不過，平面架構(gòu)是否真能釋放理想的性能？

Samsung Foundry 卻并不認為這就是終點，因此打造出了 3D IC，這種立方體式的解決方案提供更高水平的性能，超越了傳統(tǒng)的性能尺度。3D IC 這種多層基礎(chǔ)架構(gòu)是我們從二維芯片轉(zhuǎn)向三維立體芯片轉(zhuǎn)型的關(guān)鍵，它實現(xiàn)了存儲和性能的結(jié)合，讓“延續(xù)摩爾定律”的未來成為現(xiàn)實。

改變形態(tài)，改變未來

在圣何塞舉行的 2022 年三星SAFE論壇上，當Samsung Foundry設(shè)計技術(shù)團隊負責人Sangyun Kim邁上講臺發(fā)表主題演講時，他向半導(dǎo)體行業(yè)傳遞了一條熟悉的訊息。

他說：“計算需求在快速增加。”并且工藝升級本身不足以趕上需求的增長步伐。他的團隊需要確?？蛻襞苴A這些快速的變化，這也是Cube（立體）技術(shù)誕生背后的主要推手。

3D IC Cube技術(shù)將芯片堆疊為一個立體的結(jié)構(gòu)，將多種解決方案的性能集成到一個統(tǒng)一的單元中。堆疊后芯片之間的通信速度更快，因為與一維平面芯片設(shè)計相比，交換信息時信息的傳遞距離更短。節(jié)省空間和成本也是這種方案的優(yōu)點之一。

不過也許更重要的是，它改進了對所謂“異構(gòu)集成”的應(yīng)用，即在單個堆棧中綜合多個互補的芯片，從而綜合利用各自的優(yōu)點。

“例如，頂部裸片可能是用于實現(xiàn)高性能的3GAA。底部裸片可能是SF4，甚至傳統(tǒng)節(jié)點的芯片，用于節(jié)省成本或進行 IP 復(fù)用”，Kim介紹說。

通過在小空間容納更多的功能，3D IC解決方案擴展了摩爾定律的翻倍能力，這在平面芯片時代是不可想象的。

而正如預(yù)期的那樣，在平面芯片中創(chuàng)建立體設(shè)計帶來了新的晶圓代工挑戰(zhàn)。

3D設(shè)計的挑戰(zhàn)

3D IC解決方案只能利用先進的晶圓代工工藝來實現(xiàn)，沒有硅通孔(TSV)技術(shù)，立體解決方案根本無法實現(xiàn)。

這種技術(shù)讓晶圓之間的連接更快速、更高效。在立體結(jié)構(gòu)中，TSV用于為頂部裸片構(gòu)建PDN，同時對于頂部和底部裸片之間的信號傳輸也至關(guān)重要，從而提供客戶需要的超快連接。使用TSV技術(shù)需要克服多方面的挑戰(zhàn)。除此之外，我們需要提供一個電量傳輸網(wǎng)絡(luò)，以通過這些TSV和Ubump來支持3D IC堆棧，同時還必須滿足IR和電磁輻射（EM）要求。

在同一裸片中支持中間層TSV和最后一層TSV，是我們找到的低電阻電量傳輸解決方案。我們還支持多種類型的TSV捆綁，以進一步減少高性能應(yīng)用的IR/EM風險。此外，我們通過應(yīng)力模擬和硅驗證減少了TSV及其排除區(qū)城浪費，從而可以將某些器件放置到排除區(qū)城中，減少面積浪費。最后，我們開發(fā)了一種更傾向宏觀整體的平面擺放指南，以讓我們的設(shè)計流程具有TSV意識。

基于Ubump鍵合技術(shù)是3D IC工藝的另一關(guān)鍵技術(shù)。Samsung Foundry的Ubump鍵合技術(shù)經(jīng)過了各種解決方案的測試，并已獲準量產(chǎn)，讓3D IC能夠以低成本在各種設(shè)備中實現(xiàn)。這讓客戶可以利用這些基本的技術(shù)以及 PDK、DK、IP、DM設(shè)計基礎(chǔ)設(shè)施，輕松開始設(shè)計3D IC。

一個設(shè)計問題

不過在實施3D IC解決方案時，存在另一個平面芯片不會出現(xiàn)的問題：功能模組是該放在頂部還是底部？

為幫助客戶解答這一問題，我們與 EDA 合作伙伴聯(lián)合開發(fā)了一種分區(qū)方法論，以在早期設(shè)計階段使用。借助這些方法論，每個DOE都可以進行電壓降（IR）分析，并讓設(shè)計師可以選擇適合其用途的候選方案。其優(yōu)勢是多方面的：通過從適合的候選分區(qū)方案開始3D IC設(shè)計，相較傳統(tǒng)方法，可縮短交付周期。

盡管立體設(shè)計存在多方面的挑戰(zhàn)，我們只需在傳統(tǒng)2D設(shè)計工作流程的基礎(chǔ)上增加幾個額外的步驟，即可創(chuàng)建 3D 設(shè)計。其中大部分額外的步驟都在于TSV的放置，此外頂部和底部裸片之間的 Ubump對齊也需要單獨的步驟。

為確保性能達到并超越標準，我們高度重視測試。我們首先對頂部和底部裸片進行單獨測試，然后對整個3D結(jié)構(gòu)進行IEEE標準1838測試，以確保理想的裸片堆疊。

“由于這種解決方案為鍵合前和鍵合后測試提供了基本的3D測試架構(gòu)，它不僅讓我們有機會提高堆疊裸片模式的效率，同時也有利于保證質(zhì)量”，Kim向參加三星SAFE論壇的觀眾解釋道。如果測試結(jié)果顯示存在預(yù)料之外的缺陷，三星的智能通道修復(fù)解決方案可進行必要的修改來提高良率。

減少關(guān)口以改進簽收時序

簽收挑戰(zhàn)是3D IC架構(gòu)的天然結(jié)果——這是指不同的簽收關(guān)口可能缺乏控制。這是在每個芯片上使用不同的技術(shù)進行制造的副作用。為解決這一問題，三星開發(fā)了一種稱為減少關(guān)口的新方法學，這種方法在時序簽收中使用主導(dǎo)關(guān)口，而不是全部的組合。

而對于IR/EM簽收，三星面臨了一種完全不同的挑戰(zhàn)。由于裸片通過TSV供電，后者在現(xiàn)有的 2D 設(shè)計中是不存在的，每個裸片的電壓降（IR）/ 電遷移（EM）可能會相互影響。為解決這一問題，我們同時分析了多芯片的 IR/EM。

攜手重塑性能

緊密合作是半導(dǎo)體創(chuàng)新的重要推動力量，許多解決方案都是我們與EDA生態(tài)系統(tǒng)合作伙伴共同努力的直接結(jié)晶。

“當然，克服新的技術(shù)挑戰(zhàn)只是我們與EDA合作的內(nèi)容之一”，Kim提醒觀眾。Samsung Foundry與四家主要的EDA攜手，成功開發(fā)了從合成到簽核的3D IC設(shè)計工作流程，這一成功的實現(xiàn)與專注于創(chuàng)造更優(yōu)工作流程的SAFE EDA合作伙伴的幫助不可分割。

無論是哪種技術(shù)，變革都來自于客戶的需求。對多芯片堆疊技術(shù)的需求與日俱增，催生出2.5D和3D解決方案，打開了新的性能和能效維度。而要滿足這些需求，并沒有一招鮮吃遍天的方法。這需要我們走出平面思維的局限，在全新的維度中探索。就如人類擺脫地球是平的這一認識，Samsung Foundry不斷突破自我，以重塑其產(chǎn)品和行業(yè)，努力為客戶提供更高層次的創(chuàng)新。