臺積電的2納米級N2、N2P和N2X工藝技術(shù)將引入多項創(chuàng)新，包括納米片環(huán)柵(GAA)晶體管、背面功率傳輸和超高性能金屬-絕緣體-金屬(SHPMIM)未來幾年的電容器。同時，臺積電2納米芯片設(shè)計所采用的EDA似乎也已經(jīng)做好了準備。

10月19日，臺積電召開23年Q3法說會，總裁魏哲家表示，臺積電位于美國亞利桑那州的工廠計劃2025年上半年開始量產(chǎn)，臺積電日本工廠有望2024年底開始量產(chǎn)，臺積電有望在2025年量產(chǎn)2納米芯片。

2納米芯片制造技術(shù)是當前半導(dǎo)體技術(shù)的前沿領(lǐng)域，其制造過程中需要面對多項技術(shù)挑戰(zhàn)。

其中，2納米芯片的制程技術(shù)要求極高，需要采用全新的晶體管架構(gòu)、高精度材料和設(shè)備，同時對制程參數(shù)的精度和穩(wěn)定性要求更高，因此需要研發(fā)更加先進的制程技術(shù)。

因此，臺積電要進行2nm芯片的量產(chǎn)，意味著其將徹底放棄FinFET（鰭式場效應(yīng)晶體管）工藝，轉(zhuǎn)向GAAFET（環(huán)繞柵極場效應(yīng)晶體管）工藝。

據(jù)悉，F(xiàn)inFET（鰭式場效應(yīng)晶體管）工藝在3nm制程的時候，其實就到達了極限，再往下面發(fā)展，無論是鰭片距離、短溝道效應(yīng)還是材料已經(jīng)到達閾值，容易出現(xiàn)量子隧穿效應(yīng)，我們可以理解為“漏電”，這樣這個晶體管就失效了。

除了“漏電”的問題，2nm芯片工藝還需面臨良率和功耗、發(fā)熱等挑戰(zhàn)。2023年6月30日，臺積電正式宣布為蘋果和英偉達試產(chǎn)2nm產(chǎn)品，并且公布了技術(shù)路線圖。

盡管臺積電2納米芯片采用了納米片電晶體（Nanosheet）代替了FinFET（鰭式場效應(yīng)晶體管），宣稱功耗降低25-30%，速度提升10~15%，但付出的代價是巨大的。雖然臺積電方面沒有公布投入資金，三星稱其3nm GAA的成本可能會超過5億美元，預(yù)計2nm花費的也更高。

畢竟，要想制造更加精密和高效的芯片，需要采用更加昂貴的設(shè)備和工藝，例如電子束蒸發(fā)鍍膜、離子注入等設(shè)備，以及更加昂貴的高純度材料，都將大幅度推升整體制造成本。