Perface

半導(dǎo)體芯片從想法到最終可以交付客戶的產(chǎn)品，簡(jiǎn)單的說經(jīng)歷芯片設(shè)計(jì)，芯片生產(chǎn)，芯片封裝和芯片測(cè)試。

半導(dǎo)體測(cè)試對(duì)于大多數(shù)人，甚至很多半導(dǎo)體從業(yè)人員而言，也是陌生的；很多人將半導(dǎo)體測(cè)試與設(shè)計(jì)階段的設(shè)計(jì)驗(yàn)證，以及流片后的芯片功能驗(yàn)證相互混淆。

半導(dǎo)體測(cè)試作為半導(dǎo)體產(chǎn)業(yè)鏈中不可或缺的一環(huán)，隨著工藝的持續(xù)下探，SoC的規(guī)模復(fù)雜度的持續(xù)增加，在項(xiàng)目中的重要性也越來越高，某種程度上決定了產(chǎn)品能否按時(shí)量產(chǎn)并交付客戶。

半導(dǎo)體測(cè)試是什么？

傳統(tǒng)意義的半導(dǎo)體測(cè)試指基于ATE機(jī)臺(tái)的產(chǎn)品測(cè)試，分為wafer level的CP測(cè)試(chip probing）或FE測(cè)試（FrontEnd test）和封裝之后的FT測(cè)試（final test）或BE測(cè)試（backend test）。當(dāng)然隨著WLCSP (wafer level chip scale package)封裝的推廣，越來越多產(chǎn)品只需要CP測(cè)試后就可以切割分片供貨了。

在FrontEnd test中，主要測(cè)試晶圓的電性參數(shù)，如CMOS的電容、電阻、Contact、Metal Line等，通過這些參數(shù)來監(jiān)控各步工藝是否正常和穩(wěn)定。這個(gè)測(cè)試環(huán)節(jié)通常采用CP測(cè)試（Chip Probing）或FE測(cè)試（FrontEnd test）。

CP測(cè)試和FE測(cè)試是在芯片制造過程中的wafer level進(jìn)行的，即芯片還沒有進(jìn)行封裝之前。而FT測(cè)試和BE測(cè)試是在芯片封裝完成之后進(jìn)行的。

+ CP測(cè)試（Chip Probing）：這是在晶圓（wafer）級(jí)別進(jìn)行的測(cè)試，主要用于測(cè)試一些基本的器件參數(shù)，如閾值電壓、導(dǎo)通電阻、源漏擊穿電壓、柵源漏電流和漏源漏電流等。此外，對(duì)于內(nèi)存器件，CP測(cè)試還可以通過MRA計(jì)算出chip level的Repair address，通過Laser Repair將CP測(cè)試中的Repairable die修補(bǔ)回來，這有助于提高良率和可靠性。CP測(cè)試在芯片制造完成后、封裝前進(jìn)行，能挑出壞的芯片，減少封裝和測(cè)試的成本，并直接了解晶圓的良率。
+ FE測(cè)試（FrontEnd test）：這是在封裝之前進(jìn)行的測(cè)試，主要針對(duì)的是邏輯設(shè)計(jì)。使用verilog/VHDL等語言進(jìn)行行為級(jí)的描述，并使用仿真軟件進(jìn)行RTL編程和仿真。
+ FT測(cè)試（Final test）：這是在封裝之后的最終測(cè)試，主要檢查芯片的功能和性能。
+ BE測(cè)試（Backend test）：也是封裝之后的測(cè)試，主要針對(duì)的是后端設(shè)計(jì)。

傳統(tǒng)的半導(dǎo)體測(cè)試是高度依賴DFT設(shè)計(jì)，完備的DFT設(shè)計(jì)可以提供高故障覆蓋率的測(cè)試激勵(lì)，保證半導(dǎo)體測(cè)試可以用最小的時(shí)間成本篩選出有故障的芯片。

但是隨著芯片軟硬件復(fù)雜度的提高，許多問題無法或很難抽象出相應(yīng)的故障模型，因此SLT(system level test)也被多數(shù)公司采用，放在FT測(cè)試之后整個(gè)FT測(cè)試的故障覆蓋率，保證DPM（defects per million ）滿足客戶需求。

DPM（defects per million）是指每百萬缺陷率，是一種衡量產(chǎn)品或系統(tǒng)中缺陷數(shù)量的指標(biāo)。它通常用于評(píng)估產(chǎn)品質(zhì)量、過程能力和可靠性等方面。

為什么半導(dǎo)體測(cè)試是必須的？

芯片在設(shè)計(jì)階段有完備的驗(yàn)證流程，仿真驗(yàn)證、UVM、形式驗(yàn)證以及基于FPGA的SLE（system level emulation）等等驗(yàn)證手段可以保證100%設(shè)計(jì)功能正確性。一般來說芯片可以流片，芯片的netlist是通過驗(yàn)證的所有測(cè)試用例，完美實(shí)現(xiàn)設(shè)計(jì)需求的。

因此很多人會(huì)奇怪為什么每一個(gè)芯片都需要費(fèi)時(shí)費(fèi)力的經(jīng)過嚴(yán)格的半導(dǎo)體測(cè)試，才能提供給客戶呢？

以成熟的28nm工藝為例，總體yield在93%左右（wafer的yield一般在93%左右而封裝后的yield一般在99%）。一個(gè)復(fù)雜電子產(chǎn)品比如手機(jī)需要集成很多芯片在一個(gè)基板上，整個(gè)系統(tǒng)的DPM是每個(gè)芯片的DPM乘積，因此每個(gè)芯片的DPM 需要控制在500以下以保證集成商可以低成本的生產(chǎn)出合格可靠的電子產(chǎn)品。

為了達(dá)到DPM的目標(biāo)，半導(dǎo)體測(cè)試是保證芯片出廠品質(zhì)所不能缺少的一步。而隨著半導(dǎo)體工藝的不斷下探1nm，量產(chǎn)工藝的總體yield也下降到80%左右，更多的產(chǎn)品生產(chǎn)故障率進(jìn)一步要求更完備的半導(dǎo)體測(cè)試，否則低故障覆蓋率的測(cè)試會(huì)導(dǎo)致大量customer return，影響產(chǎn)品的量產(chǎn)上市時(shí)間。

半導(dǎo)體測(cè)試的數(shù)據(jù)結(jié)果也用于工藝監(jiān)控和優(yōu)化以及產(chǎn)品設(shè)計(jì)優(yōu)化中。比如scan/mbist測(cè)試一般會(huì)將故障的具體信息存儲(chǔ)在數(shù)據(jù)庫，大量產(chǎn)品測(cè)試的這些故障信息會(huì)反標(biāo)到wafer具體die上，甚至反標(biāo)到layout的X/Y坐標(biāo)上，如果有明顯的defect signature出現(xiàn)，工藝和設(shè)計(jì)就需要檢查是否有什么原因造成這種通用問題， 是否有可以改進(jìn)的地方。

半導(dǎo)體測(cè)試也用stress加速老化測(cè)試，減少或者避免burn-in。burn-in一般需要125C/24h，目的是根據(jù)澡盆曲線，將早期失效的DUT通過stress篩選出來。

因?yàn)閎urn-in的時(shí)間一般很長(zhǎng)，多數(shù)產(chǎn)品在ATE測(cè)試中加入超高電壓短時(shí)stress測(cè)試可以加速老化，用最短的stress時(shí)間快速篩選出早期失效的DUT。

DUT（Device Under Test）是指被測(cè)試的設(shè)備或部件。在這個(gè)上下文中，它指的是在燒機(jī)過程中被測(cè)試的設(shè)備或部件。

燒機(jī)（burn-in）是一種可靠性測(cè)試技術(shù)，目的是通過模擬產(chǎn)品在正常工作條件下的應(yīng)力和環(huán)境因素，如溫度、濕度、電壓等，來檢測(cè)和識(shí)別出早期失效的產(chǎn)品。

芯片根據(jù)應(yīng)用領(lǐng)域不同，Jedec會(huì)有不同的qualification的要求，一般qualification包括ESD/latchup，HTOL，TC，ELFR，HTS，THB等等。

無論哪種qualification，在stress之前要使用完備的ATE測(cè)試程序篩選出完好的芯片，在stress之后需要使用相同的程序做readout，判斷芯片是否經(jīng)過stress后損壞。因此對(duì)于qualification而言ATE測(cè)試也是不可或缺的，需要在項(xiàng)目中和測(cè)試工程師合作制定可行的計(jì)劃。

是的，Jedec（固態(tài)技術(shù)協(xié)會(huì)）制定了許多關(guān)于半導(dǎo)體器件的測(cè)試和認(rèn)證標(biāo)準(zhǔn)。在半導(dǎo)體行業(yè)中，qualification通常指的是產(chǎn)品或工藝的驗(yàn)證過程，以確保它們符合特定的規(guī)格和要求。

在Jedec的標(biāo)準(zhǔn)中，不同的qualification可能有不同的要求，涵蓋了各種不同的測(cè)試和評(píng)估。以下是一些常見的Jedec qualification標(biāo)準(zhǔn)和它們的目的：

?ESD（Electrostatic Discharge）：這是測(cè)試半導(dǎo)體器件對(duì)靜電放電的抵抗能力。ESD測(cè)試通常模擬實(shí)際操作環(huán)境中可能出現(xiàn)的靜電放電情況，以確定器件是否能夠承受這些潛在的應(yīng)力。?Latchup：這是一種測(cè)試，用于評(píng)估半導(dǎo)體器件在遇到瞬態(tài)電壓時(shí)內(nèi)部電路的保護(hù)能力。Latchup測(cè)試通常模擬潛在的電壓瞬變情況，以確定器件是否會(huì)遭受損壞或功能失效。?HTOL（High Temperature Operating Life）：這是一種測(cè)試，用于評(píng)估半導(dǎo)體器件在高溫工作條件下的壽命和穩(wěn)定性。HTOL測(cè)試通常暴露器件于高溫條件下，并監(jiān)測(cè)其性能隨時(shí)間的推移而變化的情況。?TC（Thermal Cycling）：這是一種測(cè)試，用于評(píng)估半導(dǎo)體器件在不同溫度循環(huán)下的可靠性和穩(wěn)定性。TC測(cè)試通常暴露器件于一系列的溫度循環(huán)中，以模擬實(shí)際使用中可能出現(xiàn)的溫度變化。?ELFR（Early Life Failure Rate）：這是一種測(cè)試，用于評(píng)估半導(dǎo)體器件在早期使用階段的故障率。ELFR測(cè)試通常通過加速壽命試驗(yàn)來預(yù)測(cè)器件的早期故障率。?HTS（High Temperature Storage）：這是一種測(cè)試，用于評(píng)估半導(dǎo)體器件在高溫存儲(chǔ)條件下的穩(wěn)定性和可靠性。HTS測(cè)試通常將器件暴露于高溫條件下并監(jiān)測(cè)其性能的變化情況。?THB（Thermal/Hybrid Bump）：這是一種測(cè)試，用于評(píng)估半導(dǎo)體封裝中的焊球在經(jīng)受溫度循環(huán)時(shí)的可靠性和穩(wěn)定性。THB測(cè)試通常通過施加溫度循環(huán)來模擬實(shí)際使用中可能出現(xiàn)的溫度變化對(duì)焊球的影響。這些只是一些常見的Jedec qualification標(biāo)準(zhǔn)和它們的示例目的。實(shí)際上，根據(jù)不同的應(yīng)用和產(chǎn)品要求，可能還有其他特定的qualification要求需要進(jìn)行評(píng)估。通過執(zhí)行這些測(cè)試和認(rèn)證程序，可以確保半導(dǎo)體器件符合特定的性能和質(zhì)量標(biāo)準(zhǔn)，并能夠滿足應(yīng)用的需求。

半導(dǎo)體測(cè)試流程

芯片根據(jù)應(yīng)用領(lǐng)域，溫度和可靠性要求的不同，需要定義不同的test insertion。比如汽車電子的產(chǎn)品測(cè)試流程如下共有5個(gè)test insertion，如此多的test insertion是因?yàn)槠囯娮拥腄PM要求zero defect，必須在不同溫度下多次測(cè)試最大限度地篩選新品。

而一般用于消費(fèi)類比如手機(jī)通訊的芯片，因?yàn)椴簧婕吧凸舶踩?，DPM要求一般在500附近，因此測(cè)試的流程也盡可能的簡(jiǎn)化去降低測(cè)試成本。如下圖所示，根據(jù)工藝在不同溫度對(duì)logic/sram的影響，決定wafer和device的測(cè)試溫度。

因?yàn)樵黾右粋€(gè)test insertion，測(cè)試成本就會(huì)顯著增加，產(chǎn)品利潤(rùn)就會(huì)降低。因此半導(dǎo)體測(cè)試的一個(gè)重要工作是研究如何用盡量少的test insertion達(dá)到同樣的DPM目標(biāo)。

以上圖為例，在項(xiàng)目的早期定下目標(biāo)是“量產(chǎn)程序需要去除device test@cold，burn-in以及SLT”，在早期測(cè)試程序開發(fā)過程中，就需要研究嘗試如何在保留的test insertion中增加更多的測(cè)試（比如scan/mbist/IO stress測(cè)試，更嚴(yán)格的pass/fail limit等等），以達(dá)到篩選出同樣有問題的芯片。

如何定義不同test insertion的測(cè)試內(nèi)容呢？概括而言是需要測(cè)試工程師根據(jù)故障概率，測(cè)試時(shí)間和測(cè)試條件的綜合評(píng)估而定。

wafer test使用探針卡+probe實(shí)現(xiàn)芯片與ATE機(jī)臺(tái)的電氣連接，一般而言探針卡的接觸電阻以及感性阻值較大，盡量避免測(cè)試頻率高的測(cè)試（限制在50M~100M以內(nèi)），而將重點(diǎn)放在scan/mbist等故障率比較高的測(cè)試上，保證90%以上的defect可以在wafer level篩出而不浪費(fèi)assembly和FT測(cè)試的cost。

FT測(cè)試一般在早期需要實(shí)現(xiàn)所有的測(cè)試以保證測(cè)試覆蓋率。除了篩選defect之外，一般FT測(cè)試還需trim一些analog模塊比如bandgap，reference current，reference resistance等等，以及其他一些需要將結(jié)果寫到fuse內(nèi)的測(cè)試。

除了篩選缺陷之外，F(xiàn)T測(cè)試還需要進(jìn)行一些模擬模塊的測(cè)試，例如bandgap、reference current和reference resistance等。這些測(cè)試用于模擬和測(cè)量芯片的內(nèi)部電路和元件的性能，以確保它們符合設(shè)計(jì)規(guī)格和性能指標(biāo)。

此外，F(xiàn)T測(cè)試還需要進(jìn)行一些需要將結(jié)果寫到fuse內(nèi)的測(cè)試。這些測(cè)試通常用于對(duì)芯片進(jìn)行個(gè)性化配置或編碼，以確保每個(gè)芯片都具有正確的標(biāo)識(shí)符、序列號(hào)或其他特定信息。這些信息可以通過編程寫入到芯片的fuse（熔絲）中，用于后續(xù)的識(shí)別、追蹤和管理。

SLT一般使用類似系統(tǒng)應(yīng)用板搭建的mini-system執(zhí)行系統(tǒng)應(yīng)用軟件，篩選出無法用DFT的故障模型表征的defect，或者是ATE機(jī)臺(tái)受限的一些和性能相關(guān)的功能測(cè)試。但是因?yàn)镾LT測(cè)試不容易提供工藝和設(shè)計(jì)改進(jìn)需要的具體數(shù)據(jù)，一般需要在量產(chǎn)過程中提高ATE測(cè)試的故障覆蓋率以及有效性，最大限度地減少進(jìn)入SLT測(cè)試的defect device的數(shù)量，最終目標(biāo)是去除SLT測(cè)試。

ATE測(cè)試抽象模型

業(yè)界用于SoC產(chǎn)品測(cè)試的ATE測(cè)試機(jī)臺(tái)主要由兩家提供：

?Teradyne：J750 (low cost) and UltraFlex (high performance)?Advantest: V93000 and T2000

盡管各個(gè)機(jī)臺(tái)各有特點(diǎn)，但主要的功能是一致的，可以用下圖抽象。

ATE測(cè)試機(jī)臺(tái)提供測(cè)試需要的硬件資源，測(cè)試板（wafer使用探針板probecard，device使用loadboard）實(shí)現(xiàn)待測(cè)芯片和ATE測(cè)試機(jī)臺(tái)的物理電氣連接。

基于這個(gè)硬件系統(tǒng)，測(cè)試工程師開發(fā)ATE的測(cè)試軟件程序，實(shí)現(xiàn)各種測(cè)試。

下面簡(jiǎn)要介紹一些通用SoC測(cè)試機(jī)臺(tái)的基本模塊及功能：

?clock Generation模塊提供各個(gè)板卡需要的時(shí)鐘信號(hào)，保證所有時(shí)鐘同源同相。在定義測(cè)試程序的timing的時(shí)候，需要綜合考慮機(jī)臺(tái)的這個(gè)最大基頻和最小period resolution，保證機(jī)臺(tái)可以盡可能高精度的提供芯片測(cè)試需要的各種時(shí)序信號(hào)；?Pattern Gen模塊控制測(cè)試程序的測(cè)試激勵(lì)（Pattern）按照定義的timing時(shí)序執(zhí)行，它是tester的核心模塊；?PE Card模塊提供通用Tester channel，一般連接SoC的IO。通用tester channel可以提供輸入激勵(lì)，采樣DUT輸出；集成PPMU進(jìn)行電流電壓的測(cè)試；強(qiáng)大的tester支持protocol編程支持業(yè)界通用的串行總線協(xié)議；

?DPS 模塊給待測(cè)DUT提供電源supply，一般支持動(dòng)態(tài)電流測(cè)試，高級(jí)的支持紋波擾動(dòng)測(cè)試以及IFVM模式（current force voltage measure）；

?不同的SoC tester會(huì)提供不同的模擬信號(hào)或數(shù)字高速板卡，支持不同的測(cè)試需求。一般AWG(analog waveform generation)和Digitizer是多數(shù)SoC芯片測(cè)試需要的板卡；如果SoC芯片的HSIO IP支持內(nèi)建自測(cè)試，高速數(shù)字板卡就不是必須的；?測(cè)試機(jī)臺(tái)還需要提供一些Auxillary Power比如15V/12V/5V, 繼電器控制需要的utility bits等等；甚至有些tester會(huì)提供usb/pcie的接口；

半導(dǎo)體測(cè)試的基本內(nèi)容

半導(dǎo)體芯片有各種類型，不同類型的芯片測(cè)試內(nèi)容不同。以通訊類基帶SoC芯片為例，半導(dǎo)體測(cè)試程序需要包括以下測(cè)試，具體測(cè)試原理可以參照。

?參照：^[1]

Pad相關(guān)測(cè)試

涵蓋IO contact，Pad leakage，Pad pullup&pulldown，輸入輸出VIX/VOX/IOX測(cè)試以及輸出阻抗測(cè)試。測(cè)試原理很簡(jiǎn)單，是基于歐姆定理進(jìn)行電流電壓的測(cè)量。但該類測(cè)試可以有效篩選出pad/bump/ball相關(guān)的故障，該類故障多發(fā)生在wafer切割，assembly/package等工序，以及qualification的一些stress測(cè)試。

ESD/Latchup的測(cè)試程序需要實(shí)現(xiàn)完備的Pad測(cè)試，保證stress損壞的defect可以篩選出來。

Power電流相關(guān)測(cè)試

涵蓋SICC（static/leakage current），DICC（dynamic work current）以及休眠電流。測(cè)試可以評(píng)估DUT的功耗指標(biāo)，根據(jù)用戶對(duì)功耗的要求將產(chǎn)品分為不同類別。采用PAT（Part Average Testing）技術(shù)，可以使用adaptive test limit的方式將功耗異常的芯片篩選出來。

Performance相關(guān)測(cè)試

一般core/cpu/dps需要測(cè)試最大工作頻率，最低工作電壓等性能相關(guān)的參數(shù)，這些測(cè)試結(jié)果用于產(chǎn)品分類以及系統(tǒng)軟件運(yùn)行時(shí)DVFS（Dynamic voltage and frequency scaling）的具體設(shè)置。

Scan測(cè)試

數(shù)字logic的故障覆蓋率主要是DFT的scan保證的，大部分產(chǎn)品的scan覆蓋率在95%以上。Scan測(cè)試激勵(lì)是基于故障模型（stuck-at fault，transition fault，bridge fault...等等）由EDA工具生成。相比較于傳統(tǒng)功能激勵(lì)測(cè)試，優(yōu)勢(shì)是可以用最少的測(cè)試時(shí)間獲得最大的故障覆蓋率，同時(shí)一般不需要高速的測(cè)試機(jī)臺(tái)，也避免了DUT和測(cè)試機(jī)之間的異步通訊要求，而且DUT測(cè)試失敗可以反標(biāo)回具體的設(shè)計(jì)電路，便于后期的分析。

Scan測(cè)試主要取決于DFT/DFM的設(shè)計(jì)，需要在設(shè)計(jì)階段就覆蓋率，故障模型，vector大小，shift時(shí)的脈沖電流等等進(jìn)行充分溝通。

Mbist測(cè)試

Sram在SoC中占據(jù)很大的面積，和數(shù)字邏輯類似，Sram有很成熟的內(nèi)建自測(cè)試方案mbist保證100%的故障覆蓋率。Sram也有多種故障模型（stuck-at，transition fault，address fault，Coupling fault, Neighborhood sensitivity，Stability Fault，Retention Fault等），需要根據(jù)工藝的穩(wěn)定度以及DMP要求，選擇多種mbist的算法保證測(cè)試強(qiáng)度。

mbist測(cè)試需要支持redundancy的修補(bǔ)，repair的測(cè)試流程需要不斷優(yōu)化，保證可以將多數(shù)weak cell用完好的redundancy cell替換掉。

為了支持工藝優(yōu)化，量產(chǎn)程序還需要能夠?qū)ram defect的信息輸出到后臺(tái)數(shù)據(jù)庫中，經(jīng)過大數(shù)據(jù)分析，一些工藝或設(shè)計(jì)的缺陷可以暴露加以改正。

高速數(shù)字接口測(cè)試

SoC一般集成很多數(shù)字高速接口，常見的比如USB，MIPI，PCIE，SATA..等等。這些接口的data rate在2GHz以上，多數(shù)ATE測(cè)試機(jī)的普通PE Card是無法支持如此高的頻率，而選取高速板卡意味著測(cè)試成本的大幅提高，而且不容易在OAST尋找到合適的測(cè)試機(jī)臺(tái)。

一般DFT可以在這些phy中實(shí)現(xiàn)TX/RX的loop back，使用類似bist的方式發(fā)送PRBS數(shù)據(jù)并采回，通過修改內(nèi)部比較電壓和采樣時(shí)間自動(dòng)測(cè)試眼圖。

DC參數(shù)的測(cè)試一般需要參照datasheet，在設(shè)計(jì)階段需要和DFT溝通保證重要的DC參數(shù)可以測(cè)試；

Analog模塊測(cè)試

涵蓋了PLL，LDO，bandgap, OSC.... 等等。測(cè)試需求來自這些IP的設(shè)計(jì)者，需要在設(shè)計(jì)階段討論定義，并尋求DFT的支持避免對(duì)ATE測(cè)試機(jī)的過高要求。