電子發(fā)燒友網(wǎng)報(bào)道（文/莫婷婷）在摩爾定律的推動(dòng)下，芯片單位面積上的晶體管數(shù)量不斷增加，片上多核異構(gòu)SoC成為發(fā)展趨勢(shì)之一。與此同時(shí)，汽車(chē)芯片、AI芯片等高集成度芯片的高速發(fā)展，對(duì)片上通信提出新的要求。為了提高芯片的性能，片上網(wǎng)絡(luò)技術(shù)（NoC）被更多的芯片廠商應(yīng)用，包括汽車(chē)芯片、FPGA芯片也將其考慮在內(nèi)。

傳智驛芯正是國(guó)內(nèi)優(yōu)秀的NoC解決方案廠商。為了了解國(guó)內(nèi)芯片企業(yè)對(duì)NoC技術(shù)的需求情況，電子發(fā)燒友網(wǎng)有幸采訪到傳智驛芯（Transchip）首席戰(zhàn)略官時(shí)昕博士，進(jìn)一步深入探討NoC技術(shù)，以及公司基于NoC技術(shù)的IP布局和未來(lái)的戰(zhàn)略規(guī)劃。


在機(jī)遇和挑戰(zhàn)中被追捧的NoC技術(shù)

片上互連架構(gòu)主要分為三種，NoC是其中一種，另外兩種是共享總線（Bus）、Crossbar。在NoC被大范圍關(guān)注到之前，不少芯片采用的是傳統(tǒng)的SoC片上通信結(jié)構(gòu)——共享總線方案，但這種方案主要針對(duì)的是IP模塊共享一條或多條總線，且難以保障帶寬的擴(kuò)展性。

如果將IP行業(yè)分階段，2020年是一個(gè)重要的時(shí)間點(diǎn)。傳智驛芯將2020年之后劃為IP2.0時(shí)代，從IP 1.0時(shí)代到IP 2.0時(shí)代，單顆芯片可集成IP數(shù)量不斷增多，IP1.0時(shí)代單顆芯片集成IP核約為10個(gè)，到了2.0時(shí)代，這個(gè)數(shù)量可以達(dá)到200個(gè)甚至更多。

一個(gè)很明顯的挑戰(zhàn)是，高性能芯片內(nèi)部IP的電路模塊越來(lái)越多，從過(guò)去的十幾個(gè)、二十個(gè)、幾十個(gè)增加到了現(xiàn)在的幾百個(gè)IP的instance。IP數(shù)量增加，讓獨(dú)占式的共享總線不能更好地實(shí)現(xiàn)芯片模塊之間的互連。

摩爾定律開(kāi)始放緩，但芯片對(duì)算力的需求是一直在增加的。例如當(dāng)下流行的異構(gòu)計(jì)算，解決了芯片算力瓶頸，卻也帶來(lái)了設(shè)計(jì)挑戰(zhàn)。

在摩爾定律不能滿足算力增加的要求時(shí)，從芯片架構(gòu)角度來(lái)說(shuō)，就需要通過(guò)多核或者異構(gòu)方式來(lái)設(shè)計(jì)芯片，這將導(dǎo)致芯片核心數(shù)量的增加。異構(gòu)芯片的數(shù)量逐漸增加，NoC將成為必要的片上通信方式。

高性能的SoC設(shè)計(jì)在性能、功耗等方面面臨著諸多問(wèn)題。NoC主要是解決了芯片內(nèi)部不同IP的數(shù)據(jù)傳輸，或者是不同核心之間數(shù)據(jù)傳輸，并且能帶來(lái)優(yōu)于Bus和Crossbar的性能。

談及NoC能夠解決高性能芯片在設(shè)計(jì)時(shí)的哪些問(wèn)題，時(shí)昕博士介紹，一是更多的核、更復(fù)雜的片上緩存系統(tǒng)設(shè)計(jì)，NoC可以避免后端布局布線擁塞。二是更容易地滿足芯片時(shí)序的要求；三是因?yàn)镹oC的很多資源是可以共享的，所以對(duì)布線資源的要求會(huì)比較少，同時(shí)也會(huì)降低芯片的面積。


以Arteris IP為技術(shù)起點(diǎn)，展現(xiàn)NoC解決方案的硬核實(shí)力

隨著異構(gòu)芯片設(shè)計(jì)的復(fù)雜化，NoC的應(yīng)用越來(lái)越廣泛。同時(shí)，不少汽車(chē)芯片、AI芯片與服務(wù)器芯片在想要進(jìn)一步提升擴(kuò)展性或者是SoC芯片核心數(shù)增加時(shí)，都會(huì)尋找第三方NoC IP供應(yīng)商。

目前，業(yè)內(nèi)的第三方NoC IP廠商并不多，國(guó)際廠商有Arteris、Signature IP、Truechip，業(yè)內(nèi)客戶群體最龐大的當(dāng)屬Arteris。很多國(guó)內(nèi)外知名的自動(dòng)駕駛、人工智能、云計(jì)算、IoT與5G通信等領(lǐng)域的廠商均采用了Arteris的IP。國(guó)內(nèi)第三方NoC IP供應(yīng)商更是少之又少，傳智驛芯恰好出現(xiàn)在行業(yè)最需要的時(shí)候。

傳智驛芯成立于2020年，是Arteris在中國(guó)的合資公司，核心業(yè)務(wù)包括基于NoC技術(shù)開(kāi)發(fā)設(shè)計(jì)的解決方案、子系統(tǒng)IP開(kāi)發(fā)、芯片設(shè)計(jì)服務(wù)等。在子系統(tǒng)IP開(kāi)放方面，傳智驛芯打造了TC x NoC、Safety lsland以及Die to Die三大產(chǎn)品矩陣。業(yè)務(wù)主要面向汽車(chē)芯片，GPU/AI芯片，RISC-V芯片，以及FPGA芯片等芯片廠商。



談及進(jìn)入該市場(chǎng)的契機(jī)，時(shí)昕博士提到了兩大原因，一是在技術(shù)方面，NoC的需求增加將逐漸成為一種趨勢(shì)?！皬恼麄€(gè)技術(shù)上來(lái)看，包括從過(guò)去的幾年實(shí)際的項(xiàng)目數(shù)量，讓我們相信未來(lái)NoC的市場(chǎng)肯定會(huì)比現(xiàn)在大很多倍。”他提到。

二是生態(tài)方面，要把芯片里面多個(gè)來(lái)自不同供應(yīng)商的IP連起來(lái)，就需要跟其他IP供應(yīng)商配合，這樣才能夠在建模、仿真等方面提升適配度。Arteris給傳智驛芯帶來(lái)了很好的技術(shù)起點(diǎn)，同樣在生態(tài)伙伴上，也給傳智驛芯帶來(lái)了很大的優(yōu)勢(shì)。

在芯片設(shè)計(jì)階段，傳智驛芯可以基于FlexNoC、Ncore、CodaCache?等IP來(lái)為客戶提供靈活高效的片上網(wǎng)絡(luò)解決方案，并同時(shí)提供定制及自研IP與EDA工具，甚至芯片設(shè)計(jì)服務(wù)。

傳智驛芯認(rèn)為子系統(tǒng)級(jí)IP將成為未來(lái)的主流，憑借公司對(duì)未來(lái)的判斷趨勢(shì)，依托Arteris IP，傳智驛芯可以提供成熟且豐富的產(chǎn)品，并且通過(guò)其N(xiāo)oC產(chǎn)品矩陣與解決方案，幫助客戶降低功耗、提升性能、加快SoC開(kāi)發(fā)速度，從而降低開(kāi)發(fā)和生產(chǎn)成本。


以NoC解決方案為“利劍”，發(fā)力汽車(chē)芯片市場(chǎng)

傳智驛芯在車(chē)規(guī)芯片設(shè)計(jì)上有著豐富的經(jīng)驗(yàn)，因此汽車(chē)芯片的NoC解決方案可以說(shuō)是公司最具競(jìng)爭(zhēng)力的方向之一。“汽車(chē)SOC芯片設(shè)計(jì)有著很高的技術(shù)門(mén)檻，這一方面，我們給客戶提供的支持也能夠很明顯地體現(xiàn)出來(lái)”，時(shí)昕博士圍繞車(chē)規(guī)級(jí)芯片介紹了公司提供的服務(wù)。

在系統(tǒng)級(jí)IP上，傳智驛芯提供功能安全島Safety Island子系統(tǒng)。根據(jù)介紹，符合IS0-26262功能安全標(biāo)準(zhǔn)的Safety Island是汽車(chē)SoC安全架構(gòu)的關(guān)鍵安全I(xiàn)P組件，是對(duì)SoC的系統(tǒng)功能安全起到監(jiān)控和處理的核心子系統(tǒng)。

在設(shè)計(jì)的流程方面，汽車(chē)芯片的驗(yàn)證等各項(xiàng)指標(biāo)都比普通芯片高。業(yè)內(nèi)廠商都在努力地完成車(chē)規(guī)級(jí)芯片的高指標(biāo)，但其中的門(mén)檻在于怎么樣在達(dá)到高指標(biāo)的同時(shí)，又能控制設(shè)計(jì)的時(shí)間、硅片的面積等多方面的投入，而這正是傳智驛芯十分擅長(zhǎng)的。

在車(chē)規(guī)級(jí)芯片的認(rèn)證方面，需要通過(guò)公司管理、產(chǎn)品開(kāi)發(fā)等流程，例如ISO-26262的認(rèn)證，傳智驛芯有完整的車(chē)規(guī)芯片方案，包括專門(mén)的車(chē)規(guī)質(zhì)量團(tuán)隊(duì)，幫助客戶解決“開(kāi)發(fā)車(chē)規(guī)芯片很難”這類痛點(diǎn)問(wèn)題。對(duì)于汽車(chē)芯片廠商來(lái)說(shuō)，盡快通過(guò)ISO 26262功能安全認(rèn)證是一件迫切的事情，能夠在很大程度上推進(jìn)產(chǎn)品上市。

談及未來(lái)的技術(shù)發(fā)展，時(shí)昕博士分享了兩點(diǎn)：一是芯片內(nèi)部晶體管數(shù)量會(huì)持續(xù)上升，需要通過(guò)IP子系統(tǒng)方式去應(yīng)對(duì)更復(fù)雜的設(shè)計(jì)的挑戰(zhàn)。二是通過(guò)Chiplet方式做Die-To-Die的互連?！拔覀?cè)谧觥瓺ie’的時(shí)候，也會(huì)考慮到多Die之間的互連問(wèn)題。其實(shí)我們的產(chǎn)品矩陣?yán)锩妫惨呀?jīng)做了初步工作，也就是我們Die-To-Die的IP?！?br />
“從我們的角度來(lái)說(shuō)，要看到一個(gè)方向：未來(lái)多核處理器的規(guī)模會(huì)更大，同時(shí)異構(gòu)計(jì)算、多核的數(shù)量以及復(fù)雜度都會(huì)增加。公司要考慮的就是：我們的片上互連網(wǎng)絡(luò)如何能夠進(jìn)一步的提高效率，針對(duì)不同的場(chǎng)景可能要做一些不同的特性出來(lái)，例如AI芯片，如何產(chǎn)品的帶寬做得更高；有一些場(chǎng)景更關(guān)注延時(shí)，在這種情況下，如何在保住帶寬的前提下，能夠把延時(shí)做得更低？這都是我們?cè)谟懻摰姆较?。?br />