作者：Bill Schweber

投稿人：DigiKey 北美編輯

通過為系統(tǒng)組件確定步調(diào)，時鐘振蕩器為現(xiàn)代電路提供定時。隨著系統(tǒng)速度提高到數(shù)百 MHz 或更高，這些時鐘必須更快并具有極低的抖動，通常低于 100 飛秒 (fs)，以保持系統(tǒng)性能。這些時鐘還必須長期保持低抖動規(guī)格，且不受溫度和電壓的影響。

某些抖動是由信號路徑噪聲和失真引起的，使用重復(fù)時鐘和重定時技術(shù)可以在一定程度上減少抖動。不過，抖動也是由時鐘源產(chǎn)生的，時鐘源通常是振蕩器。這是由于各種物理現(xiàn)象造成的，包括熱噪聲、工藝缺陷、電源噪聲、進(jìn)入時鐘振蕩器的其他外部噪聲、材料應(yīng)力以及許多其他微妙的因素。無論時鐘抖動的來源如何，設(shè)計(jì)人員都必須盡一切可能將固有時鐘抖動降至最低，因?yàn)檫@種缺陷是不可逆轉(zhuǎn)的。

本文將將從多個角度討論抖動問題。然后介紹 [Abracon LLC] 推出的不同時鐘振蕩器，并說明如何通過使時鐘振蕩器的性能與應(yīng)用相匹配來最大限度地減少抖動。

抖動基礎(chǔ)知識

時鐘抖動是指時鐘邊沿與其理想時間位置的偏差。這種抖動會影響時鐘信號確定步調(diào)時的數(shù)據(jù)信號傳輸?shù)亩〞r精度和準(zhǔn)確性，從而導(dǎo)致在接收器解碼/解調(diào)電路或其他系統(tǒng) IC 端的信噪比 (SNR) 下降。這將造成誤碼率 (BER) 升高，重傳次數(shù)增加以及有效數(shù)據(jù)吞吐量降低。

鑒于其重要性，在通過電纜、連接器或電路板將信號從發(fā)射源傳遞到接收器的系統(tǒng)中對時鐘抖動進(jìn)行了廣泛的分析。根據(jù)不同的應(yīng)用，可以采用多種方式對時鐘抖動進(jìn)行表征，包括周期對周期抖動、周期抖動和長期抖動（圖 1）。

圖 1：術(shù)語“抖動”包含許多定時變化，包括周期到周期抖動、周期抖動和長期抖動。（圖片來源：VLSI Universe）

• 周期到周期抖動表示連續(xù)兩個連續(xù)周期內(nèi)的時鐘周期的變化，與頻率隨時間的變化無關(guān)。
• 周期抖動是指任何時鐘周期相對于其平均周期的偏差。它是理想時鐘周期與實(shí)際時鐘周期之差，可規(guī)定為均方根 (RMS) 周期抖動或峰峰周期抖動。
• 長期抖動是指時鐘邊沿在較長時間內(nèi)與其理想位置偏離。這有點(diǎn)類似于漂移。

抖動會破壞用于恢復(fù)低 BER 數(shù)據(jù)的其他子功能、組件或系統(tǒng)所使用的定時，或者破壞用于步調(diào)組件的定時，如同步系統(tǒng)中的存儲器元件或處理器。從圖 2 的眼圖中可以看出，比特定時的交叉點(diǎn)擴(kuò)大了。

圖 2：在眼圖中，抖動被視為數(shù)據(jù)流中的關(guān)鍵定時交叉點(diǎn)在擴(kuò)大。（圖片來源：Kevin K. Gifford/Univ.of Colorado）

對于串行數(shù)據(jù)鏈路，接收端的電路必須嘗試重新建立自己的時鐘，以優(yōu)化數(shù)據(jù)流解碼。為此，該電路必須同步并鎖定源時鐘，通常使用鎖相環(huán) (PLL)。抖動會影響系統(tǒng)精確實(shí)現(xiàn)這一目標(biāo)的能力，從而削弱系統(tǒng)以較低 BER 恢復(fù)數(shù)據(jù)的能力。

請注意，可在時域和頻域中測量抖動；兩者都是對同一現(xiàn)象的有效觀察。相位噪聲是振蕩器信號周圍噪聲頻譜的頻域視圖，而抖動則是振蕩器周期定時精確性的時域測量。

可用多種方式表示抖動測量。通常使用時間單位，如“10 皮秒 (ps) 抖動”。均方根 (RMS) 相位抖動是一個時域參數(shù)，由相位噪聲（頻域）測量得出。抖動有時也被稱為相位抖動，這可能會引起混淆，但它仍然是時域抖動參數(shù)。

隨著鏈路工作頻率及其時鐘從幾十 MHz 加速到幾百 MHz 或更高，時鐘源的允許抖動會降低到大約 100 fs 或更低。這些頻率適用于光模塊、云計(jì)算、網(wǎng)絡(luò)和高速以太網(wǎng)，所有這些都是要求載波頻率介于 100 MHz 和 212/215 MHz 之間并具有高達(dá) 400 Gbps 數(shù)據(jù)傳輸速率的功能、應(yīng)用。

管理晶體

采用石英晶體振蕩器是創(chuàng)建穩(wěn)定、一致且具有精確頻率的時鐘信號的最常見方法。相關(guān)的振蕩電路為晶體提供支持。有許多此類電路系列，且每個系列都有不同的權(quán)衡方案。自 20 世紀(jì) 30 年代以來，晶體一直被用于中頻（300 kHz 至 3 MHz）和高頻（3 MHz 至 30 MHz）射頻頻段的無線電通信。

一種廣泛用來生成低抖動時鐘的方法是某一種基于 PLL 架構(gòu)變體，這些變體有許多種。例如，Abracon 的 AX5 和 AX7 ClearClock? 系列器件分別采用 5 × 3.2 mm 和 5 × 7 mm 封裝、先進(jìn)的 PLL 技術(shù)，且具有卓越的低抖動性能（圖 3）。

圖 3：Abracon AX5 和 AX7 時鐘振蕩器采用了眾多基于 PLL 的設(shè)計(jì)中的某一種，但經(jīng)過了微妙的改進(jìn)，以最大限度地減少抖動。（圖片來源：Abracon）

除工作頻率和振蕩器設(shè)計(jì)外，抖動性能還受到振蕩器核心石英晶體物理尺寸的影響。隨著晶體尺寸的減小，獲得出色的 RMS 抖動性能就變得更具挑戰(zhàn)性。

對于頻段為 100 MHz 至 200 MHz 頻段且外形小于基于 PLL 的 AX5 和 AX7 器件的時鐘解決方案，則需要一種新型振蕩器架構(gòu)。這類對較小尺寸的要求通常與最新一代的光收發(fā)器和模塊有關(guān)。設(shè)計(jì) 100 MHz 至 200 MHz 范圍內(nèi)的時鐘振蕩器有四種既定方法：

1. 使用石英振蕩器，以倒置 MESA 石英坯片作為諧振元件
2. 使用石英振蕩器，以第三次泛音石英坯片作為諧振元件
3. 使用基于 50 MHz 以下第三泛音/基諧模式石英坯片或 50 MHz 以下溫度補(bǔ)償晶體振蕩器，并與整數(shù)或分?jǐn)?shù)模式 PLL 集成電路匹配而成的振蕩器回路
4. 使用基于 50 MHz 以下的基于微機(jī)電系統(tǒng) (MEMS) 諧振器并與整數(shù)或分?jǐn)?shù)模式 PLL IC 匹配而成的振蕩器環(huán)路

方案 1 既不能提供最佳 RMS 有效值抖動性能，也不是最具性價(jià)比的解決方案。方案 3 變得復(fù)雜且存在性能缺陷，而方案 4 的 MEMS 諧振器方法則無法滿足最大 200 fs RMS 抖動的主要性能指標(biāo)。相比之下，方案 2 使用最優(yōu)設(shè)計(jì)型第三次泛音石英坯片，并考慮了電極的幾何形狀和切割角度的優(yōu)化。這種組合在成本、性能和尺寸方面都達(dá)到了最佳效果。

利用這種方法，Abracon 開發(fā)了“第三次泛音”ClearClock 解決方案（圖 4）。這款器件采用了一種更安靜的架構(gòu)，在小至 2.5 × 2.0 × 1.0 mm 的微型封裝中實(shí)現(xiàn)了卓越的超低 RMS 抖動性能和極高的能效。

圖 4：Abracon 的“第三次泛音”ClearClock 解決方案采用更安靜的架構(gòu)，以提高整體性能和能效。（圖片來源：Abracon）

在這一方案中，經(jīng)過精心設(shè)計(jì)的第三次泛音晶體坯片以及對所需載波信號進(jìn)行的適當(dāng)濾波和“捕獲”，確保了在所需載波頻率下具有出色的 RMS 抖動性能。

該架構(gòu)沒有使用典型的 PLL 方法，因此不存在上變頻。因此，無需進(jìn)行標(biāo)準(zhǔn) PLL 小數(shù)或整數(shù)乘法，且最終輸出頻率與第三次泛音石英晶體的諧振頻率一一對應(yīng)。由于沒有小數(shù)或整數(shù)乘法，因此簡化了設(shè)計(jì)并能以盡可能小的尺寸實(shí)現(xiàn)最小的抖動。

規(guī)格和實(shí)際性能

時鐘振蕩器不只是一個晶體及其模擬電路。時鐘振蕩器包括緩沖功能，以確保振蕩器輸出負(fù)載及其短期和長期變化均不會影響設(shè)備的性能。時鐘振蕩器還支持各種差分?jǐn)?shù)字邏輯輸出電平，以實(shí)現(xiàn)電路兼容性。這種兼容性無需外部邏輯電平轉(zhuǎn)換 IC。這種 IC 會增加成本、占地面積和抖動。

由于時鐘振蕩器在許多不同的應(yīng)用中使用不同的電源軌電壓，因此必須提供各種電源電壓，如 +1.8 V、+2.5 V 或 +3.3 V，以及通常在 2.25 V 至 3.63 V 之間的定制值。時鐘振蕩器還必須提供不同的輸出格式選擇，如低壓正/偽發(fā)射極耦合邏輯 ( LVPECL ) 和低壓差分信號 (LVDS) 以及其他格式。

通過對 [AK2A 和 AK3A]這兩個系列的晶體時鐘振蕩器的了解，我們可以看到通過對材料、設(shè)計(jì)、結(jié)構(gòu)和測試的深入理解和整合所能達(dá)到的效果。這兩個系列很相似，主要區(qū)別在于其尺寸和最大頻率。

[AK2A]系列：該系列晶體振蕩器的標(biāo)稱頻率為 100 MHz 至 200 MHz，工作電壓為 2.5 V、3.3 V 和 2.25 V 至 3.63 V，具有 LVPECL、LVDS 和 HCSL 差分輸出邏輯。

該系列的所有器件都性能相似，包括具有低 RMS 抖動。例如，[AK2ADDF1-100.000T]是一款頻率為 100.00 MHz、電壓為 3.3 V 的器件，提供 LVDS 輸出且 RMS 抖動為 160.2 fs（圖 5）。其頻率穩(wěn)定性極佳，在不同溫度下的穩(wěn)定性優(yōu)于 ±15 ppm，采用六引線表面貼裝器件 (SMD) 封裝，尺寸為 2.5 × 2.0 × 1.0 mm。

圖 5：AK2ADDF1-100.000T 的抖動為 160 fs，這是一款 3.3 V、100 MHz 器件，提供 LVDS 輸出。（圖片來源：Abracon）

然而，隨著時鐘頻率的提高，抖動必須減少，以保持系統(tǒng)級性能。對于 156.25 MHz LVDS 振蕩器 [AK2ADDF1-156.2500T]，其典型 RMS 抖動降至 83 fs。

[AK3A]系列：AK3A 系列器件比 AK2A 系列器件略大，具體尺寸為 3.2 × 2.5 × 1.0 mm（圖 6）?？商峁┲付l率為 212.5 MHz 的版本，略高于 AK2A 系列的 200 MHz 限制。

圖 6：AK3A（右）晶體振蕩器比 AK2A 系列（左）稍長、稍寬；包括頻率最高可達(dá) 212.5 MHz 的版本，而 AK2A 為 200 MHz。（圖片來源：Abracon）

該 AK3A 器件的總體規(guī)格與相應(yīng)的 AK2A 系列器件相似。例如，[AK3ADDF1-156.2500T3]是一款 156.25 MHz LVDS 振蕩器，其典型 RMS 抖動為 81 fs，略好于 AK2A 系列的相應(yīng)器件。

這兩個系列的抖動因工作頻率、工作電壓、封裝尺寸和輸出選擇而各不相同。

其他的現(xiàn)實(shí)考慮因素

時鐘振蕩器只在出廠時符合規(guī)格要求是遠(yuǎn)遠(yuǎn)不夠的。與所有元件一樣，尤其是模擬和無源元件，這些振蕩器會因組成材料的老化和內(nèi)部應(yīng)力而隨隨時間的推移發(fā)生漂移。

這些現(xiàn)實(shí)情況對高性能時鐘振蕩器尤其具有挑戰(zhàn)性，因?yàn)闆]有一種簡單或方便的方法通過添加軟件或巧妙的電路來糾正或補(bǔ)償這種漂移。不過，有一些方法可以減輕漂移影響。這包括最終用戶為加速振蕩器老化而進(jìn)行的長時間預(yù)燒，或在爐控外殼中使用溫度穩(wěn)定的振蕩器。前者耗時長，對供應(yīng)鏈構(gòu)成挑戰(zhàn)，后者體積大、成本高、耗電量大。

由于認(rèn)識到老化是一個關(guān)鍵參數(shù)，Abracon 的 ClearClock 系列產(chǎn)品在整個最終產(chǎn)品壽命（10 至 20 年）內(nèi)都具有嚴(yán)格、全面的頻率精度。Abracon 確保在此期間頻率穩(wěn)定性優(yōu)于 ±50 ppm。為此，我們精心選擇、制造了第三次泛音晶體，并進(jìn)行了調(diào)節(jié)，使其在 -20°C 至 +70°C 范圍內(nèi)的穩(wěn)定度達(dá)到 ±15 ppm，在 -40°C 至 +85°C 范圍內(nèi)的穩(wěn)定性達(dá)到 ±25 ppm。

工程設(shè)計(jì)總是需要權(quán)衡利弊。Abracon 的 AK2A 和 AK3A 系列采用了新一代（第二代）振蕩器 ASIC，與前代產(chǎn)品相比（分別為第一代 AK2 和 AX3），其抖動噪聲性能有所提高，從而確保了超低的 RMS 抖動性能。

這一改進(jìn)的代價(jià)是功耗略有增加。最大電流消耗從第一代的 50 mA增加到第二代的 60 mA，但低壓器件的電流消耗僅為第一代的一半左右。因此，第二代 ClearClock 振蕩器在保持低功耗的同時，還能提供超低的 RMS 抖動。

結(jié)束語

定時振蕩器是數(shù)據(jù)鏈路或時鐘功能的核心，其精度、抖動和穩(wěn)定性是實(shí)現(xiàn)所需的系統(tǒng)級性能（包括高 SNR 和低 BER）的關(guān)鍵參數(shù)。通過創(chuàng)新型材料選擇和架構(gòu)，可以實(shí)現(xiàn)更高的時鐘頻率，以滿足行業(yè)及其各種標(biāo)準(zhǔn)所要求的嚴(yán)格的性能規(guī)范。Abracon AK2A 和 AK3A 系列采用每邊僅幾 mm 的 SMD 封裝，在 100 MHz 至 200 MHz 范圍內(nèi)的抖動低于 100 fs。