基于 Cadence 30 年的行業(yè)知識(shí)和地位，全新人工智能定制設(shè)計(jì)解決方案 Virtuoso Studio 采用了多項(xiàng)創(chuàng)新功能和全新基礎(chǔ)架構(gòu)，能實(shí)現(xiàn)卓越的生產(chǎn)力，以及超越經(jīng)典設(shè)計(jì)界限的全新集成水平。在本文中，您將了解到優(yōu)異的模擬設(shè)計(jì)工具如何變得更好，并助您解決富有挑戰(zhàn)性的設(shè)計(jì)問題。

在當(dāng)今快節(jié)奏的世界中，寄生參數(shù)提取已成為一個(gè)普遍存在的問題。這種現(xiàn)象不僅出現(xiàn)在生物學(xué)上，也延伸到了片上系統(tǒng)（SoC）設(shè)計(jì)中。隨著尖端技術(shù)的興起，錯(cuò)綜復(fù)雜的設(shè)備網(wǎng)絡(luò)將我們的世界連接起來，每一個(gè)設(shè)備都更智能、更小巧、更高效，這一技術(shù)奇跡在很大程度上得益于 SoC 的創(chuàng)新發(fā)展?？煽俊⒏咝Ш投喙δ艿?SoC 是這些設(shè)備的核心，隨著體積的縮小，SoC 卻需容納更多功能，新的挑戰(zhàn)隨之產(chǎn)生。從版圖完成度來看，電遷移（EM）和電壓降（IR drop）至關(guān)重要，因?yàn)檫@些挑戰(zhàn)可能會(huì)影響設(shè)計(jì)壽命和功能。傳統(tǒng)流程中，我們?cè)诎鎴D完成后提取 EM 和 IR 的參數(shù)細(xì)節(jié)，這可能會(huì)導(dǎo)致設(shè)計(jì)延遲。如果能在版圖設(shè)計(jì)過程中即時(shí)查看 EM 和 IR 的參數(shù)細(xì)節(jié)，版圖設(shè)計(jì)師的工作也能更輕松。

本文將探討面對(duì)這些問題時(shí)，設(shè)計(jì)中寄生提取的重要性，以及它如何塑造現(xiàn)代 SoC 版圖的設(shè)計(jì)周期，確保其滿足功能和可靠性的嚴(yán)格要求。讓我們潛入微觀世界，面對(duì)電遷移（EM）和電壓降（IR drop）的挑戰(zhàn)，為設(shè)備耐久性而戰(zhàn)。

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剖析 SoC 的挑戰(zhàn)：EMIR 的困境

隨著 SoC 幾何尺寸的縮小，我們需要關(guān)注兩件事：電遷移（EM）和電壓降（IR drop）。EM 是指電子穿過金屬，將金屬離子拖向電流。片上系統(tǒng)（SoC）的小型化改變了這些組件內(nèi)部接線的尺寸。隨著導(dǎo)線變得更長(zhǎng)、更窄，一個(gè)問題出現(xiàn)了：狹窄的導(dǎo)線“頸”會(huì)導(dǎo)致電流密度增加。增大的電流會(huì)對(duì)收窄處的金屬原子施加力，進(jìn)一步收縮已經(jīng)很窄的通道。這種自傳輸?shù)膯栴}在高溫環(huán)境下會(huì)被放大，對(duì)軍事和汽車等操作條件繁重的行業(yè)構(gòu)成威脅。電壓降是另一件需要謹(jǐn)慎對(duì)待的問題：它會(huì)導(dǎo)致電壓下降到電池的規(guī)格電壓以下，導(dǎo)致間歇性故障。對(duì)于模塊斷電設(shè)計(jì)而言，電壓分析至關(guān)重要，以確保當(dāng)模塊重新激活時(shí)，不會(huì)因?yàn)?IR 下降太多而導(dǎo)致芯片的其他部分故障。

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互聯(lián)建立后正確性檢查

在審視建立精確互聯(lián)的復(fù)雜性時(shí)，互聯(lián)建立后分析的重要性變得顯而易見。確保連接建立后電流分配的準(zhǔn)確性對(duì)于防止設(shè)計(jì)過程中因靜態(tài)或有限電流而產(chǎn)生的問題至關(guān)重要。從傳統(tǒng)上來看，版圖完成后進(jìn)行寄生參數(shù)抽取，如需要進(jìn)行修改，則會(huì)導(dǎo)致延遲——可能只需細(xì)微調(diào)整，也可能是復(fù)雜的全面重新設(shè)計(jì)。一個(gè)主動(dòng)和動(dòng)態(tài)的策略是必不可少的，以避免上述瓶頸并彌補(bǔ)縮短的時(shí)間窗口。上述策略可以最小化重復(fù)的寄生提取，預(yù)測(cè)可能的重大修改，在避免延長(zhǎng)設(shè)計(jì)周期的同時(shí)保證互連的準(zhǔn)確性和可靠性。

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寄生提取：對(duì)寄生者的討伐

寄生提取是版圖設(shè)計(jì)周期至關(guān)重要的環(huán)節(jié)，需要嚴(yán)格遵守規(guī)格，提高版圖精度。對(duì)寄生參數(shù)的精確提取有助于優(yōu)化電路仿真并提高仿真輸出的可靠性。為了設(shè)計(jì)穩(wěn)健和持久運(yùn)行的 SoC，必須進(jìn)行徹底的 EMIR 檢查，確保每個(gè)物理設(shè)計(jì)組件從一開始即符合電學(xué)要求，并通過微調(diào)以實(shí)現(xiàn)原始設(shè)計(jì)意圖。此外，互連完整性驗(yàn)證對(duì)保證長(zhǎng)期可靠性至關(guān)重要。每個(gè)制造過程都由決定每一層和相關(guān)通孔的允許電流的復(fù)雜規(guī)則所支配。這可能會(huì)因相反方向的電流而變化，版圖工程師需要進(jìn)行嚴(yán)格的檢查，執(zhí)行迭代仿真和校正，以符合每層和通孔電流容量相關(guān)的工藝規(guī)定。

更復(fù)雜的先進(jìn)工藝節(jié)點(diǎn)尤其如此，它們提供了可觀的性能回報(bào)，但也伴隨巨大的風(fēng)險(xiǎn)。當(dāng)電路設(shè)計(jì)師等待完整的 LVS DRC 完成后的版圖，然后根據(jù)原始設(shè)計(jì)意圖進(jìn)行驗(yàn)證時(shí)，不確定性就會(huì)出現(xiàn)。在此期間，許多關(guān)于組件布局和布線的版圖決策都沒有考慮電氣因素。只有在驗(yàn)證階段（寄生提取和仿真后），這些決策的影響才會(huì)顯現(xiàn)。因此，設(shè)計(jì)團(tuán)隊(duì)經(jīng)常會(huì)發(fā)現(xiàn)自己處于驗(yàn)證和實(shí)現(xiàn)預(yù)期設(shè)計(jì)之間漫長(zhǎng)的迭代周期中，使生產(chǎn)力降低。

如果我們可以在版圖繪制時(shí)立即獲知版圖的特性或更改如何影響 EM 等電氣設(shè)計(jì)要求，或者發(fā)現(xiàn)互連的寄生問題，而不是等待版圖完成后提取的話，情況是否能有所改觀呢？任何與寄生提取相關(guān)的設(shè)計(jì)調(diào)整要求都有可能顯著擾亂日程安排，并有可能從微小修改升級(jí)到大規(guī)模檢修。

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主動(dòng)出擊：交互式仿真和動(dòng)態(tài)檢查

因此，主動(dòng)出擊是一種將潛在災(zāi)難扼殺在萌芽狀態(tài)的動(dòng)態(tài)方法，Cadence Virtuoso Studio 這樣的現(xiàn)代工具正在引領(lǐng)交互式仿真驅(qū)動(dòng)布線和電氣感知設(shè)計(jì)（EAD）新趨勢(shì)。

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Virtuoso 仿真驅(qū)動(dòng)布線：預(yù)警系統(tǒng)

仿真驅(qū)動(dòng)布線允許設(shè)計(jì)人員查看仿真模擬數(shù)據(jù)集的合規(guī)性，在設(shè)計(jì)過程的早期識(shí)別 EM 和寄生問題。Virtuoso 仿真驅(qū)動(dòng)布線向電氣需求驅(qū)動(dòng)的“建立即正確”布線又邁出了一步。它提供了在交互式布線過程中考慮電流密度和最大電阻設(shè)計(jì)規(guī)則的環(huán)境，對(duì)汽車或航空等長(zhǎng)期可靠性要求極高的行業(yè)至關(guān)重要。Virtuoso 具有獨(dú)特的設(shè)計(jì)解決方案，交互式仿真驅(qū)動(dòng)布線為版圖設(shè)計(jì)師提供了一種強(qiáng)大的新方法，利用可預(yù)測(cè)的流程滿足電源密度約束，大幅縮短簽核時(shí)間，提高了生產(chǎn)力和設(shè)計(jì)可靠性。交互式仿真驅(qū)動(dòng)布線不僅使版圖工程師能夠在交互式布線的幫助下把握項(xiàng)目時(shí)間，還可以實(shí)現(xiàn)如下目標(biāo):

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每個(gè)網(wǎng)絡(luò)電源分配的可視化

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控制仿真驅(qū)動(dòng)布線，根據(jù)網(wǎng)絡(luò)拓?fù)溆?jì)算電流

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根據(jù)估計(jì)的電流自動(dòng)確定導(dǎo)線和過孔尺寸

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根據(jù)估計(jì)的電流自動(dòng)連接器件

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利用 EAD 瀏覽器修復(fù) EM 違規(guī)

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減少迭代次數(shù)，版圖生產(chǎn)力提高達(dá) 50%

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Virtuoso EAD 流程：讓挑戰(zhàn)無處躲藏

EAD 流程不僅是檢查，而是在版圖編輯期間捕獲并將 RC 寄生參數(shù)可視化，即時(shí)修復(fù)違規(guī)參數(shù)。使用 Cadence Virtuoso Studio 電氣感知設(shè)計(jì)（EAD）工具，您可以立即獲得更改如何影響版圖和電路性能的反饋。該技術(shù)不僅允許即時(shí) EM 檢查，還允許寄生重新仿真。設(shè)計(jì)師現(xiàn)在可以重新仿真版圖的任何部分，從最早的關(guān)鍵組網(wǎng)到最終確認(rèn)遵守原始設(shè)計(jì)規(guī)范。這些進(jìn)步提高了效率，并使設(shè)計(jì)師能夠在設(shè)計(jì)過程中微調(diào)和優(yōu)化版圖，以獲得最佳性能。EAD 的早期采用者反饋其總設(shè)計(jì)時(shí)間至少縮短了 30%，顯著減少了實(shí)現(xiàn)和驗(yàn)證階段之間昂貴的迭代循環(huán)。這就是重塑設(shè)計(jì)流程，變被動(dòng)糾正為主動(dòng)防護(hù)。

結(jié)論

SoC 設(shè)計(jì)領(lǐng)域不斷發(fā)展，尺寸縮小導(dǎo)致了電遷移（EM）和電壓降（IR drop）等重要挑戰(zhàn)。然而，隨著 Virtuoso 仿真驅(qū)動(dòng)布線和 EAD 等現(xiàn)代方法的出現(xiàn)，寄生提取工程師的工具比以往任何時(shí)候都更好。實(shí)時(shí)結(jié)果使設(shè)計(jì)師能夠建立高質(zhì)量版圖，同時(shí)確保他們的努力能夠經(jīng)受住時(shí)間和性能的考驗(yàn)。

審核編輯：劉清