1. 前言

最近在做以太網(wǎng)相關(guān)的東西，其中一個(gè)其中想要使用MAC通過光電轉(zhuǎn)換模塊來完成數(shù)據(jù)的收發(fā)。在Artix7系列FPGA當(dāng)中，有GTP這個(gè)高速收發(fā)器。我手上的板子上的核心芯片是ZYNQ7015,這是一個(gè)帶一個(gè)QUAD的ZYNQ FPGA，上面的收發(fā)器是GTP。對(duì)于其他稍微高端一點(diǎn)的ZYNQ上帶有收發(fā)器應(yīng)該是GTH/GTX的。但是，只是實(shí)現(xiàn)一個(gè)千兆網(wǎng)，使用GTP應(yīng)該是足夠了。因此需要了解收發(fā)器的使用。
??

2. UG482

2.1 整體結(jié)構(gòu)

因?yàn)槭稚系腪YNQ芯片帶有的收發(fā)器是GTP，因此需要參考的手冊(cè)是ug482,對(duì)于GTH/GTX則需要參考ug476。其實(shí)GTP和GTX/GTH還是比較相似的，GTP內(nèi)部的結(jié)構(gòu)和GTX/GTH稍有不同。

上面的圖是手冊(cè)上給出的100T內(nèi)部的收發(fā)器分布圖，可以看到對(duì)于Artix7系列FPGA的收發(fā)器，其是分布在上下兩側(cè)的，這與GTX/GTH單列放置是一個(gè)區(qū)別。

下圖是每個(gè)QUAD內(nèi)部的結(jié)構(gòu)：一個(gè)QUAD中包含4個(gè)channel和一個(gè)COMMON。GTPE2_COMMON 中包含兩個(gè)PLL(PLL0/PLL1),使用到收發(fā)器時(shí)，COMMON原語必須被例化。每個(gè)CHANNEL中都包含一個(gè)接收器和一個(gè)發(fā)送器。

??下圖是收發(fā)器每個(gè)CHANNEL中的結(jié)構(gòu)：TX/RX都包含兩部分，其中PCS是物理編碼層，PMA是物理媒介層。

2.2參考時(shí)鐘

GTP中的參考時(shí)鐘選項(xiàng)和GTX/GTH中略有不同，在GTH/GTX中，支持南北方向的時(shí)鐘路由，在GTP當(dāng)中支持東西方向的時(shí)鐘路由。
??一個(gè)QUAD中包含4個(gè)GTPE2_CHANNEL原語，一個(gè)GTPE2_COMMON 原語，兩個(gè)外部參考時(shí)鐘引腳以及專用參考時(shí)鐘的路由。
??在A7系列FPGA當(dāng)中，位于上半部分的收發(fā)器可以進(jìn)行時(shí)鐘的共享，位于下半部分的收發(fā)器可以進(jìn)行時(shí)鐘的共享。
在下圖中，COMMON原語的時(shí)鐘輸入可以有以下幾種：兩個(gè)參考時(shí)鐘，來自另一個(gè)QUAD的參考時(shí)鐘

2.2.1COMMON參考時(shí)鐘

GTP COMMON中時(shí)鐘的選擇：common中的每一個(gè)PLL時(shí)鐘來源都包含7個(gè)分別為：一個(gè)用于測(cè)試的時(shí)鐘，兩個(gè)外部參考時(shí)鐘，兩個(gè)東向參考時(shí)鐘，兩個(gè)西向參考時(shí)鐘，通過PLL0/1REFCLKSEL 來選擇具體使用到的時(shí)鐘參考源。

2.2.2 CHANNEL 參考時(shí)鐘

GTP CHANNEL的端口具體可以分為，用于選擇RX/TX的參考時(shí)鐘和數(shù)據(jù)的參考時(shí)鐘，參考時(shí)鐘可以來自PLL，也可以來自PLL的參考時(shí)鐘。

??下圖是包含了各種情況的時(shí)鐘路由方式

??值得說明的是，這些端口和選項(xiàng)，在GTP的向?qū)н@個(gè)IP中，都不用可以去記，在向?qū)Ю锩嬷恍柙O(shè)置就可以，IP會(huì)自動(dòng)生成這些邏輯。

3 發(fā)送器TX

3.1 TX interface

&esmp;TX interface 簡(jiǎn)單來說，就是位于FPGA邏輯側(cè)和收發(fā)器發(fā)送這一側(cè)的端口。從這里開始收發(fā)器會(huì)將FPGA中想要發(fā)送的數(shù)據(jù)進(jìn)行發(fā)送。這里是收發(fā)器發(fā)送數(shù)據(jù)的第一步。TX Interface 是與用于邏輯聯(lián)系最緊密的一個(gè)模塊，該模塊決定了FPGA側(cè)數(shù)據(jù)的位寬和收發(fā)器傳輸?shù)木€速率，并且該模塊還與數(shù)據(jù)的編碼有關(guān)。

3.1.1 數(shù)據(jù)位寬

GTP包含2字節(jié)的內(nèi)部數(shù)據(jù)通道，TX 部分的Interface 的數(shù)據(jù)位寬通過TX_DATA_WIDTH 屬性來配置。當(dāng)8B/10B編碼被使能的時(shí)候，TX_DATA_WIDTH必須被配置為20bit/bit。當(dāng)不使能8B/10B編碼的時(shí)候，TX_DATA_WIDTH 可以被配置為16，20，32，40。
??當(dāng)不使用8B/10B編碼的時(shí)候，必須使用TXCHARDISPMODE & TXCHARDISPVAL 來對(duì)位寬進(jìn)行擴(kuò)充，擴(kuò)充位寬的方法是每1byte用戶數(shù)據(jù)需要1bit 的TXCHARDISPMODE和 1bit 的TXCHARDISPVAL來對(duì)數(shù)據(jù)進(jìn)行擴(kuò)充。如圖中的Table 3-2 所示。

3.1.2 用戶時(shí)鐘

FPGA TX接口包含兩個(gè)并行時(shí)鐘：TXUSRCLK和TXUSRCLK2。TXUSRCLK是GTP內(nèi)部PCS部分的內(nèi)部時(shí)鐘，TXUSRCLK所需要的速率取決于GTPE2_CHANNEL原語內(nèi)部的數(shù)據(jù)路徑寬度和TX 的線速率。

??TXUSRCLK2是所有進(jìn)入到GTP TX接口的信號(hào)的主要的同步時(shí)鐘。進(jìn)入到TXUSRCLK的大多數(shù)數(shù)據(jù)在TXUSRCLK的上升沿進(jìn)行采樣。TXUSRCLK2和TXUSRCLK具有固定的頻率關(guān)系。根據(jù)TX_DATA_WIDTH的值來確定：

??從上面的圖中可以看出，TXUSRCLK2的時(shí)鐘頻率在不同的模式下可以為TXUSRCLK或者TXUSRCLK的一半,TXUSRCLK 和TXUSRCLK2一般都是由TX接口上的TXOUTCLK來生成的。下面的兩幅圖中，可以看到TXUSRCLK和TXUSRCLK在不同模式下的生成的示意圖。

??在這之中，TXUSRCLK2一般都是給到用戶側(cè)邏輯來使用的，也就是說，用戶在使用GTP發(fā)送數(shù)據(jù)時(shí)，一般都使用TXUSRCLK2來進(jìn)行發(fā)送。

3.1.3 具體例子

下圖中設(shè)置了線速率為5GT，參考時(shí)鐘時(shí)根據(jù)開發(fā)板上的參考時(shí)鐘來指定的。

在使用IP來配置端口將數(shù)據(jù)位寬設(shè)置為16bit，收發(fā)器發(fā)送通道內(nèi)部的數(shù)據(jù)位寬為20bit?？梢杂删€速率計(jì)算出發(fā)送時(shí)鐘TXUSRCLK = 5Gbps/20bit = 250MHz。因?yàn)橛脩魯?shù)據(jù)位寬為16bit，是2byte mode，因此TXUSRCLK2 的頻率也為250MHz

3.2 8B/10B編碼器

8B/10B編碼器也是我認(rèn)位在TX 通道中比較重要的一個(gè)模塊。因?yàn)樵谠撃K下，有一個(gè)比較重要的概念叫做
K Characters(K 字符)，由于這些字符的添加，使得在數(shù)據(jù)傳輸?shù)倪^程中，進(jìn)行數(shù)據(jù)對(duì)齊提供了便利。
??在8B/10B編碼器當(dāng)中，還需要注意的是字節(jié)排序的順序。當(dāng)然如果使能了8B/10B編碼，那么這個(gè)順序就不用太關(guān)系，但是沒有使用8B/10B編碼也就是使用了8B/10B bypass這個(gè)模式，需要注意填充的字符1bit 的TXCHARDISPMODE和 1bit 的TXCHARDISPVAL在一個(gè)10bit數(shù)據(jù)中的位置。
?? 對(duì)于K 字符，在發(fā)送通道中是使用TXCHARISK[3:0]這個(gè)信號(hào)來指示的，通過拉高對(duì)應(yīng)的bit位，來表示內(nèi)部數(shù)據(jù)的哪一bit是K字符，不拉高的就是用戶數(shù)據(jù)。

3.3 TX其他模塊

??TX的其他模塊，離用戶邏輯較遠(yuǎn)，我在實(shí)驗(yàn)的時(shí)候沒有太關(guān)心。簡(jiǎn)單來說：

剩下的還有PCIE和SATA使用的一些資源，可以通過使用這些端口來完成PCIE和SATA協(xié)議的實(shí)現(xiàn)。

4 接收器RX

RX 與 TX就像是一個(gè)逆過程，RX實(shí)現(xiàn)的功能與TX基本相反，也就是RX完成數(shù)據(jù)接收，負(fù)責(zé)串行轉(zhuǎn)并行并對(duì)串行數(shù)據(jù)進(jìn)行解碼，得到用戶數(shù)據(jù)。我也只介紹其中我覺得比較重要的模塊。

4.1 CDR模塊

高速串行接口在傳輸數(shù)據(jù)時(shí)，高速數(shù)據(jù)中包含了時(shí)鐘信息，因此可以通過一定的方式，將時(shí)鐘信息從串行數(shù)據(jù)中恢復(fù)出來。CDR模塊所完成的功能就是恢復(fù)出串行時(shí)鐘。在最終的用戶接收模塊中，可以看到接收模塊用戶側(cè)時(shí)鐘來源可以是TX模塊，也可以是由CDR模塊恢復(fù)出來的時(shí)鐘。

4.2 字節(jié)對(duì)齊模塊

串行數(shù)據(jù)必須經(jīng)過對(duì)齊后才能轉(zhuǎn)換成并行數(shù)據(jù)給用戶使用。為了能夠識(shí)別這些編解，就需要使用到前面在TX模塊中介紹到的K Characters(K 字符)，這些字符也被叫做comma。接收器在輸入數(shù)據(jù)中搜索comma。當(dāng)找到comma時(shí)，它將comma移至字節(jié)邊界，以便接收到的并行字與發(fā)送的并行字匹配。

??只有接收到了comma后，數(shù)據(jù)才會(huì)被對(duì)齊，然后就可以按照10bit，10bit來排列數(shù)據(jù)，供解碼模塊使用，最終得到用戶數(shù)據(jù)。
??在字節(jié)對(duì)齊模塊，常用的用于對(duì)齊的字符有K28.3，K28.5。在UG482的附錄里面也給出了K字符表。在設(shè)置IP的時(shí)候，就可以選擇comma來確定用于對(duì)齊的comma。

??其他模塊基本就是TX模塊的逆過程。

4 官方demo驗(yàn)證

4.1 示例IP配置

接下來就使用官方的demo來驗(yàn)證以下 收發(fā)器向?qū)P的功能。
首先配置出一個(gè)IP：

GT Selection
選擇收發(fā)器類型，選擇GTP，包含共享邏輯到IP中，這樣用戶就不用去考慮收發(fā)器的復(fù)位初始化和參數(shù)配置這些事情了。

LineRate Refclk選擇

編解碼和用戶時(shí)鐘

其他選項(xiàng)默認(rèn)即可。

4.2 打開示例工程

點(diǎn)擊open IP example design就可以打開示例工程。

4.2.1 發(fā)送模塊

可以看到示例工程比較簡(jiǎn)單，一個(gè)產(chǎn)生數(shù)據(jù)的模塊用于從ROM中讀出數(shù)據(jù)，ROM中的數(shù)據(jù)是包含碼字的遞增數(shù)。

其實(shí)這個(gè)示例工程中的ROM的數(shù)據(jù)一開始難以理解，弄個(gè)80bit位寬的的rom，最后實(shí)際上有用的只有16bit數(shù)據(jù)加上2bit的comma指示信號(hào)。

4.2.2 接收校驗(yàn)?zāi)K

接收校驗(yàn)?zāi)K主要是實(shí)現(xiàn)，對(duì)數(shù)據(jù)的接收和進(jìn)行校驗(yàn)，在該模塊中需要去檢測(cè)comma，通過comma來完成數(shù)據(jù)的對(duì)齊。

4.2.3 下載驗(yàn)證

對(duì)示例工程進(jìn)行簡(jiǎn)單的更改后，綜合，然后下載到FPGA當(dāng)中，通過ila來觀察得到的結(jié)果。由于手上沒有光纖，因此使用兩個(gè)板子來進(jìn)行驗(yàn)證，一個(gè)板子發(fā)給另一個(gè)板子。

發(fā)送模塊

?可以看到,在發(fā)送模塊，進(jìn)行數(shù)據(jù)的發(fā)送，其中發(fā)送的數(shù)據(jù)是00~1e的遞增數(shù)據(jù)，需要注意的是第二個(gè)數(shù)據(jù)0x02bc，其中0xbc是一個(gè)K28.5 comma

4.2.4 接收模塊

接收模塊中負(fù)責(zé)接收數(shù)據(jù)，接收到0xbc的時(shí)候，說明檢測(cè)到K28.5，之后就要進(jìn)行數(shù)據(jù)的對(duì)齊。

可以看到使用K28.5 能夠?qū)崿F(xiàn)數(shù)據(jù)收發(fā)的對(duì)齊，那么在自己實(shí)現(xiàn)一個(gè)小協(xié)議的時(shí)候，就可以根據(jù)使用K28.5來進(jìn)行突發(fā)的數(shù)據(jù)傳輸。

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