概述
DS1744是功能完備、2000年兼容(Y2KC)的實時時鐘/日歷(RTC)和32k x 8 NV SRAM。用戶可通過如完整數(shù)據(jù)資料中的圖1所示的單字節(jié)寬度的接口對DS1744內(nèi)部的所有寄存器進行訪問。RTC信息和控制位占用RAM中最高的8個地址。RTC寄存器包含世紀、年、月、日、星期、小時、分和秒數(shù)據(jù)，采用24小時BCD格式。器件可自動對每個月份及閏年進行日期校正。RTC時鐘寄存器采用雙緩沖，可避免在時鐘更新周期內(nèi)訪問不正確的數(shù)據(jù)。雙緩沖系統(tǒng)還可以防止訪問時間寄存器時導致倒數(shù)計時無法減少而引起的時間丟失。DS1744還包含電源失效電路，用于當VCC電源超出容差時，禁止選通器件。由于低VCC引起不可預測的系統(tǒng)操作，該特性可以避免這種情況下的數(shù)據(jù)丟失，從而避免錯誤的訪問和更新。
數(shù)據(jù)表：*附件：DS1744系列Y2K兼容、非易失時鐘RAM技術手冊.pdf
特性

• 集成的NV SRAM、實時時鐘、晶體、電源失效控制電路和鋰電池
• 訪問時鐘寄存器方式與靜態(tài)RAM完全相同，這些寄存器位于RAM中最高的8個地址
• 世紀字節(jié)寄存器；Y2K兼容
• 完全的非易失性，可在缺少電源的條件下工作10年以上
• BCD編碼的世紀、年、月、日、星期、小時、分和秒數(shù)據(jù)，可自動進行閏年補償至2100年
• 電池電壓指示標志
• 電源失效寫保護，允許±10%的VCC電源容差
• 鋰電池處于開路的保鮮模式，直至首次電源加電
• 僅對于DIP模塊
  • 標準的JEDEC字節(jié)寬度32k x 8靜態(tài)RAM引腳排列
• 僅對于PowerCap模板
  • 可表貼的封裝直接與包含電池和晶體的PowerCap連接
  • 可替換的電池(PowerCap)
  • 上電復位輸出
  • 引腳兼容于其他密度的DS174xP時間保持RAM
• 提供工業(yè)級溫度范圍：-40°C至+85°C
  引腳配置
  
  
  框圖
  
  時鐘操作—讀取時鐘
  雖然雙緩沖寄存器結構降低了讀取錯誤數(shù)據(jù)的可能性，但在讀取時鐘數(shù)據(jù)之前，應停止對DS1744時鐘寄存器的內(nèi)部更新，以防止讀取傳輸中的數(shù)據(jù)。然而，暫停內(nèi)部時鐘寄存器更新過程不會影響時鐘精度。向世紀寄存器的讀取位(位6)寫入1時，更新停止(表2)。只要a1保持在那個位置，更新就停止。發(fā)出暫停命令后，寄存器會反映計數(shù)，即發(fā)出暫停命令時的當前日期和時間。然而，雙緩沖系統(tǒng)的內(nèi)部時鐘寄存器會持續(xù)更新，因此時鐘精度不會受到數(shù)據(jù)訪問的影響。內(nèi)部時鐘寄存器更新過程重新使能后，所有DS1744寄存器同時更新。讀取位寫入0后一秒內(nèi)更新。READ位必須為0至少500us，以確保外部寄存器得到更新。