概述
AD9557是一款低環(huán)路帶寬時鐘乘法器，可為包括同步光纖網(wǎng)絡(SONET/SDH)在內(nèi)的許多系統(tǒng)提供抖動清除和同步能力。AD9557可產(chǎn)生與一個或兩個外部輸入?yún)⒖紩r鐘同步的輸出時鐘。數(shù)字鎖相環(huán)(PLL)可以降低與外部參考時鐘相關的輸入時間抖動或相位噪聲。即使所有參考輸入都失效，AD9557的數(shù)字控制環(huán)路和保持電路也能連續(xù)產(chǎn)生低抖動的輸出時鐘。

AD9557的工作溫度范圍為?40°C至+85°C工業(yè)溫度范圍。
數(shù)據(jù)表：*附件：AD9557雙路輸入多服務線路卡自適應時鐘轉(zhuǎn)換器技術手冊.pdf

應用

• 網(wǎng)絡同步，包括同步以太網(wǎng)和 SDH至OTN 映射/解映射
• 清除參考時鐘抖動
• 最高達到 OC-192 的 SONET/SDH 時鐘，包括FEC
• Stratum 3 保持、抖動清除及相位瞬態(tài)控制
• 無線基站控制器
• 電纜基礎設施
• 數(shù)據(jù)通信

特性

• 在保持模式下支持GR-1244 Stratum 3穩(wěn)定性
• 支持平穩(wěn)的參考切換，幾乎不會干擾輸出相位
• 支持Telcordia GR-253抖動產(chǎn)生、轉(zhuǎn)換和容差，適用于SONET/SDH至OC-192系統(tǒng)
• 支持ITU-T G.8262同步以太網(wǎng)從時鐘
• 支持ITU-T G.823、G.824、G.825和G.8261
• 自動/手動保持和參考切換
• 兩路參考輸入（單端或差分）
• 輸入?yún)⒖碱l率范圍：2 kHz至1250 MHz
• 輸出頻率范圍：360 kHz至1250 MHz
• 可編程數(shù)字環(huán)路濾波器，覆蓋從0.1 Hz至5 kHz的環(huán)路帶寬（對于< 0.1 dB的峰化最高可達2 kHz）
• 自適應時鐘
• 欲了解更多特性，請參考數(shù)據(jù)手冊

框圖

引腳配置描述

典型性能特征

操作理論

AD9557 提供的時鐘輸出與所選（活動）參考的相位和頻率直接相關，但其抖動特性由系統(tǒng)時鐘、數(shù)控振蕩器（DCO）以及模擬整數(shù) N 分頻鎖相環(huán)（APLL）控制。AD9557 支持 2kHz 至 125MHz 范圍內(nèi)的兩種參考輸入和輸入頻率。該產(chǎn)品的核心是一個數(shù)字鎖相環(huán)（DPLL），它具有一個可編程數(shù)字環(huán)路濾波器，可大幅降低傳輸?shù)交顒訁⒖驾敵龆说亩秳?。AD9557 支持手動和自動切換。在掉電期間，只要系統(tǒng)時鐘存在，AD9557 就會繼續(xù)提供輸出。保持輸出頻率是切換到參考前輸出頻率歷史的時間平均值。如果活動參考降級或完全失效，該器件具備手動和自動參考切換功能。AD9557 還具有自適應時鐘功能，允許用戶在 DPLL 鎖定時動態(tài)更改分頻比。

AD9557 包含一個系統(tǒng)時鐘乘法器、一個 DPLL 和一個 APLL。輸入信號首先進入 DPLL，在那里進行抖動消除和大部分頻率轉(zhuǎn)換。DPLL 具有一個 30 位數(shù)控振蕩器（DCO），可產(chǎn)生 175MHz 至 200MHz 范圍內(nèi)的信號。DPLL 輸出進入 APLL，APLL 將信號倍頻至 3.35GHz 到 4.05GHz 范圍。然后，該信號進入時鐘分配部分，時鐘分配部分帶有 3 分頻至 11 分頻的整數(shù)通道分頻器（1 分頻至 1024 分頻）。

XOA 和 XOB 輸入為系統(tǒng)時鐘提供輸入。這些引腳可接收 10MHz 至 600MHz 范圍內(nèi)的參考時鐘，將 10MHz 至 50MHz 的晶體直接連接到 XOA 和 XOB 輸入。系統(tǒng)時鐘為頻率仲裁器、DPLL 和內(nèi)部切換邏輯提供時鐘。

AD9557 有兩個差分輸出驅(qū)動器。每個驅(qū)動器都有一個專用的 10 位可編程后置分頻器。每個差分驅(qū)動器可以配置為單端差分輸出或雙單端 CMOS 輸出。時鐘分配部分的工作頻率高達 1250MHz。

在差分模式下，輸出驅(qū)動器采用 1.8V 電源供電，以實現(xiàn)高性能，同時功耗最低。有兩種不同的模式：LVDS 模式和 1.8V HSTL 模式。在 1.8V HSTL 模式下，電壓擺幅與 LVPECL 兼容。如果需要 LVPECL 單端電平，設計人員可以交流耦合 AD9557 輸出，并在目標端使用戴維南等效端接來驅(qū)動 LVPECL 輸入。

在單端模式下，每個差分輸出驅(qū)動器可以作為兩個單端 CMOS 輸出運行。OUT0 支持 1.8V 或 3.3V CMOS 操作。OUT1 僅支持 1.8V 操作。

請注意，在本數(shù)據(jù)手冊的其他地方，APLL 也被稱為輸出 PLL。