概覽

您是否準(zhǔn)備將設(shè)計(jì)遷移到 AMD Versal 自適應(yīng) SoC？設(shè)計(jì)基線是一種行之有效的時(shí)序收斂方法，可在深入研究復(fù)雜的布局布線策略之前，幫您的 RTL 設(shè)計(jì)奠定堅(jiān)實(shí)的基礎(chǔ)。跳過(guò)這些步驟可能會(huì)導(dǎo)致設(shè)計(jì)周期延長(zhǎng)，且達(dá)不到性能目標(biāo)。所以采用正確的方法，可使您減少迭代次數(shù)，提高可預(yù)測(cè)性，并更快地實(shí)現(xiàn)時(shí)序收斂。

1從零起步：無(wú)先前架構(gòu)約束，屬性或原語(yǔ)

啟動(dòng)一次簡(jiǎn)單的 RTL 綜合，確保基礎(chǔ)設(shè)計(jì)或邏輯無(wú)誤

為確保 Versal 器件獲得最佳優(yōu)化效果，應(yīng)在“干凈”的 RTL 設(shè)計(jì)上執(zhí)行綜合，避免導(dǎo)入基于 AMD UltraScale+ 架構(gòu)設(shè)計(jì)項(xiàng)目中的遺留綜合屬性、物理約束或網(wǎng)表原語(yǔ)。由于 Versal 與 UltraScale+ 架構(gòu)存在顯著差異，沿用遺留元素可能會(huì)影響結(jié)果質(zhì)量（QoR）。執(zhí)行干凈的綜合運(yùn)行有助于及早發(fā)現(xiàn)邏輯問(wèn)題。

請(qǐng)參閱用戶設(shè)計(jì)指南 (UG1387) 中的“RTL 編碼準(zhǔn)則”和“綜合屬性”。

2定義基準(zhǔn)時(shí)鐘和生成時(shí)鐘

簡(jiǎn)化起步，專注于定義基本時(shí)鐘源

采用結(jié)構(gòu)化的時(shí)鐘約束方法是實(shí)現(xiàn)可預(yù)測(cè)時(shí)序的關(guān)鍵。從簡(jiǎn)單入手，僅約束基準(zhǔn)時(shí)鐘和生成時(shí)鐘。使用 AMD Vivado 設(shè)計(jì)套件中的時(shí)序約束向?qū)В?a href="http://www.brongaenegriffin.com/tags/ti/" target="_blank">Timing Constraints Wizard ），而非從以往的項(xiàng)目中導(dǎo)入約束 (XDC) 文件，同時(shí)，利用時(shí)序分析報(bào)告命令（report_timing_summary）檢查是否存在遺漏的時(shí)鐘約束。

請(qǐng)參閱用戶設(shè)計(jì)方法指南 (UG1388) 中的“定義設(shè)計(jì)基線約束”。

3約束時(shí)鐘域交匯 (CDC)

提前捕獲CDC問(wèn)題，盡早識(shí)別異步路徑

約束時(shí)鐘后，識(shí)別并解決不安全的 CDC，以防止時(shí)序故障。使用 Vivado 時(shí)鐘交互報(bào)告 （Clock Interaction Report）對(duì)時(shí)鐘域進(jìn)行可視化、顏色編碼分析，并利用設(shè)計(jì)方法報(bào)告 （Design Methodology Report）直接標(biāo)記 CDC。時(shí)序約束向?qū)?（Constraint Wizard）可輕松定義異步路徑和錯(cuò)誤路徑，引導(dǎo)布局布線專注于關(guān)鍵同步路徑，避免不必要的過(guò)度優(yōu)化。

請(qǐng)參閱用戶設(shè)計(jì)指南 UG1388 中的“約束時(shí)鐘域交匯”。

4在約束設(shè)計(jì)上運(yùn)行默認(rèn)綜合

使用默認(rèn)綜合策略滿足核心時(shí)序約束，進(jìn)行優(yōu)化調(diào)整以獲得最佳性能

從默認(rèn)綜合策略入手，分析報(bào)告 QoR 評(píng)估 (RQA) 以評(píng)估時(shí)序可行性。如有需要，可嘗試采用一鍵式全局策略，或使用更具針對(duì)性的方法。對(duì) RTL 進(jìn)行小幅修改（例如流水線化深度邏輯路徑）可以顯著提升 QoR 并快速實(shí)現(xiàn)時(shí)序收斂。

請(qǐng)參閱 UG938 中的“使用 RQA 和 RQS”以及 UG1387 中的“評(píng)估綜合后的 QoR”。

5每一步均評(píng)估布局布線的結(jié)果

逐步監(jiān)控時(shí)序結(jié)果，定位問(wèn)題所在

設(shè)計(jì)基線評(píng)估不僅限于綜合階段。在每個(gè)布局布線步驟（在 Vivado 工具中分別稱為“opt design’”、“place design’”、“phys opt design’”和“route design”）之后，都要分析 QoR 并檢查是否存在性能下降。通過(guò)更改前后運(yùn)行“報(bào)告 QoR 評(píng)估”(RQA)，以驗(yàn)證時(shí)序改進(jìn)結(jié)果，并利用運(yùn)行報(bào)告 QoR 建議 (RQS) 微調(diào)實(shí)現(xiàn)設(shè)置，以持續(xù)優(yōu)化設(shè)計(jì)性能。

請(qǐng)參閱用戶設(shè)計(jì)方法 UG1388 中的“完成每個(gè)步驟后評(píng)估設(shè)計(jì) WNS”和“時(shí)序收斂”。