來源：芯片封裝綜述

FOPLP 技術(shù)目前仍面臨諸多挑戰(zhàn)，包括：芯片偏移、面板翹曲、RDL工藝能力、配套設(shè)備和材料、市場應(yīng)用等方面。

（1）Die 偏移

在尺寸規(guī)格方面，方形面板的尺寸一直在增加。目前，方形板的尺寸包括300x300mm、510mmx415mm、515mmx510mm、600mmx600mm、615x625mm、620mmx750mm、700mmx700mm、800x600mm、800x800mm。雖然大尺寸方形面板的成本較低，但更大的尺寸也更容易導(dǎo)致面板翹曲，從而影響精度和芯片偏移，導(dǎo)致良率降低。在molding過程中產(chǎn)生的芯片偏移給RDL分布帶來了非常嚴(yán)重的問題。molding過程中芯片位移形成的結(jié)構(gòu)如下圖所示。

處于流動狀態(tài)的EMC會從各個方向?qū)φ迟N在面板上的芯片產(chǎn)生沖擊力。這些集中在芯片上的沖擊力大小不相等，從而引發(fā)芯片偏移，進(jìn)而導(dǎo)致需要對覆蓋在EMC層表面的RDL層進(jìn)行重新布局。同時，在molding過程中，每個芯片都會產(chǎn)生不同的位移，這又使得每個芯片都需要特定的初始RDL層分布，以滿足其電氣要求。在模型構(gòu)建過程中，理想的芯片分布情況如下圖所示，每個芯片都仍附著在面板上，并由EMC以非常有序的方式封裝，且芯片1至芯片4均未出現(xiàn)芯片位移。

芯片偏移的模型如下圖所示，芯片1至芯片4均因molding過程中EMC流動的沖擊力而產(chǎn)生了不同程度的位移。芯片1在水平方向上發(fā)生了右轉(zhuǎn)位移，芯片2在垂直方向上發(fā)生了上移位移，芯片3則發(fā)生了順時針旋轉(zhuǎn)位移。相比之下，芯片4具有由水平方向位移、垂直方向位移和旋轉(zhuǎn)組成的模塊化芯片偏移。換言之，嵌入EMC層中的芯片在建模過程中具有不同的芯片偏移。

在molding過程中由于各種芯片偏移而導(dǎo)致的RDL層覆蓋在EMC層上時，分布情況異常復(fù)雜。為了解決這一棘手問題，引入了自動光學(xué)檢查(AOI)流程，以判斷在各種芯片偏移的情況下每個焊盤的確切位置，然后根據(jù)AOI結(jié)果創(chuàng)建新的RDL lay-out。隨后，根據(jù)新的第一RDL層lay-out形成完整的RDL層。如下圖所示，在沒有任何芯片偏移的情況下，每個焊盤周圍的第一RDL層分布完全相同，且每個焊盤的第一RDL層分布的端點(diǎn)位置是固定的。

雖然基于建模過程中產(chǎn)生的各種芯片偏移，但引入AOI流程和新的第一RDL層lay-out后，可以覆蓋嵌入EMC層中各種芯片偏移情況的每個pad。如下圖所示，若不進(jìn)行pad位移校正，每個pad周圍的第一RDL層分布將是不同的，且每個pad的第一RDL層分布的端點(diǎn)將是隨機(jī)的。

如下圖所示，經(jīng)過pad位移校正后，每個pad周圍的第一RDL層分布雖然各不相同，但每個pad與第一RDL層分配的端點(diǎn)也是固定的。

與理想模型相比，上圖所示的每個pad的首個RDL層分布的端點(diǎn)并未改變，從而能夠確保后續(xù)的鈍化層圖案化以及RDL層分布可按照最初設(shè)計(jì)保持不變。

（2）面板翹曲

在FOWLP封裝過程中，由于熱應(yīng)力和機(jī)械應(yīng)力的累積，會導(dǎo)致重構(gòu)晶圓翹曲，這會影響后續(xù)掩模板光刻工藝的加工精度，并限制布線層密度的提升。而對于FOPLP技術(shù)，隨著面板尺寸的增大，面板翹曲問題變得更為顯著，因此在需要極高平整度的工藝階段，如物理氣相沉積(PVD)和光刻階段，可能會被迫中斷封裝流程。翹曲產(chǎn)生的應(yīng)力很容易集中在中間層或焊點(diǎn)處，導(dǎo)致焊球開裂脫落、中間層分層等問題。在FOPLP技術(shù)中，面板翹曲的主要原因被廣泛認(rèn)為是EMC固化過程中由不同材料的熱膨脹系數(shù)(CTE)不匹配導(dǎo)致。此外，還發(fā)現(xiàn)了許多其他因素也可能影響面板翹曲，這些因素包括硅的各向異性、EMC的粘彈性和松弛效應(yīng)、重力、固化后的工藝環(huán)境，特別是在溫度急劇變化的工藝環(huán)境中，如植球等。 面板尺寸越大，產(chǎn)生的翹曲變形就越顯著。在FOPLP封裝中，面板翹曲已成為限制其發(fā)展的重要問題。為了盡可能減小面板翹曲帶來的影響，在每一個加熱工序后都引入了個平整化處理步驟（也稱翹曲矯正、翹曲整平）。

（3）RDL工藝能力

就FOPLP技術(shù)的RDL工藝而言，線寬和線距目前已達(dá)到10μm/10μm，也有制造商采用5μm到2μm不等的工藝。未來趨勢是朝著與晶圓級封裝相同的工藝能力發(fā)展，甚至可能突破面板級封裝的物理限制，達(dá)到1μm。如果我們真的能夠?qū)崿F(xiàn)5μm/5μm線寬/線距的量產(chǎn)，該技術(shù)將足以擴(kuò)展到更多需要高性能、散熱和效率的高端應(yīng)用中，尤其是涉及有源和無源器件的多芯片和異構(gòu)異質(zhì)集成。為了在FOPLP中獲得更高的分辨率，高密度RDL(線寬/線距小于5μm)仍需要克服未來的技術(shù)挑戰(zhàn)。例如在FOPLP技術(shù)過程中，如何在大面積面板上實(shí)現(xiàn)均勻的蝕刻速率和大面積的電鍍均勻性，使線寬/線距從20μm/20μm逐步降至15μm/15μm，進(jìn)而達(dá)到10μm/10μm，仍是一個巨大的挑戰(zhàn)。