在上期中，我們探討了如何限制 PFC 再浪涌電流。

本期，為大家?guī)淼氖恰对诟咚俎D(zhuǎn)換器的奈奎斯特孔附近進(jìn)行采樣》，將介紹適用于超級(jí)奈奎斯特采樣的高速模數(shù)轉(zhuǎn)換器 (ADC) 奈奎斯特規(guī)則，如何使用抽取來協(xié)助頻率規(guī)劃，以及如何在設(shè)計(jì)和開發(fā)階段設(shè)置保護(hù)頻帶，防止落入“頻率空洞”。

頻率規(guī)劃是任何基于頻率的應(yīng)用中至關(guān)重要的部分。確保目標(biāo)頻率在頻帶范圍內(nèi)且有效，并避免降低到會(huì)損失偽波動(dòng)態(tài)范圍的程度，這應(yīng)成為任何頻率開發(fā)策略的一部分。在本文中，我們將介紹適用于超級(jí)奈奎斯特采樣的高速模數(shù)轉(zhuǎn)換器 (ADC) 奈奎斯特規(guī)則。我們還將介紹如何使用抽取來協(xié)助頻率規(guī)劃，以及如何在設(shè)計(jì)和開發(fā)階段設(shè)置保護(hù)頻帶，防止落入“頻率空洞”。

奈奎斯特規(guī)則

超級(jí)奈奎斯特采樣、中頻 (IF) 采樣和二次采樣在許多基于頻率的應(yīng)用中很常見，這些應(yīng)用采用軟件定義無線電 (SDR) 或類似雷達(dá)的接收器架構(gòu)（請(qǐng)參閱圖 1）。

圖 1：奈奎斯特采樣與基帶采樣的關(guān)系示例（第一奈奎斯特）

在基帶之外規(guī)劃頻率主要有兩個(gè)原因（第一奈奎斯特）。第一個(gè)原因是獲得抗混疊濾波器設(shè)計(jì) (AAF)上的松弛限制（請(qǐng)參閱圖 2）。最初，與更高奈奎斯特區(qū)域的濾波器設(shè)計(jì)相比，在設(shè)計(jì)基帶濾波器時(shí)，一般濾波器滾降需要更陡。更陡的濾波器滾降會(huì)導(dǎo)致濾波器更復(fù)雜，從而使無源元件變得繁瑣。它的物理原理很簡(jiǎn)單；您無法購買 0201 尺寸的 100μH 指示器。因此，當(dāng)使用更高的奈奎斯特區(qū)域和可能更高的采樣率時(shí)，對(duì)阻帶區(qū)域滾降的權(quán)衡和要求會(huì)更加寬松，從而導(dǎo)致元件更少且元件尺寸更小。

使用高頻率二次采樣技術(shù)的第二個(gè)原因是在ADC前面放寬射頻 (RF) 接收器信號(hào)鏈。假設(shè) ADC 可以支持第一奈奎斯特區(qū)域之外的帶寬要求（幾乎總是如此），放寬接收器信號(hào)鏈可以消除射頻信號(hào)鏈中的一個(gè)甚至兩個(gè)混合級(jí)，從而使元件更少、噪聲更少和復(fù)雜性更低。

圖 2：動(dòng)態(tài)范圍與 AAF 阻帶衰減之間的關(guān)系

例如，圖 3 展示了德州儀器 (TI) ADC3669相對(duì)于 500MSPS 采樣頻率 (FS) 對(duì) 800MHz 的中頻進(jìn)行采樣。本質(zhì)上，信號(hào)位于第四奈奎斯特區(qū)域。目標(biāo)頻率的圖像或混疊會(huì)反射回第一奈奎斯特區(qū)域，顯示為 200MHz 信號(hào)。大多數(shù)快速傅里葉變換 (FFT) 分析器（例如高速數(shù)據(jù)轉(zhuǎn)換器專業(yè)版）只繪制第一奈奎斯特區(qū)域的 FFT 或 0Fs 到 0.5Fs。因此，如果目標(biāo)頻率高于 0.5Fs，圖像會(huì)向下反射到第一個(gè)奈奎斯特區(qū)域或基帶。如果偽波音調(diào)也在目標(biāo)頻帶內(nèi)，這可能會(huì)使事情變得更復(fù)雜。

那么，高于 0.5Fs 且仍然符合奈奎斯特標(biāo)準(zhǔn)的 ADC 采樣如何呢？奈奎斯特規(guī)則規(guī)定信號(hào)的采樣率必須等于或大于其帶寬的兩倍，以便保留信號(hào)的所有信息（請(qǐng)參閱方程式 1）：

方程式 1

其中 Fs 是采樣頻率，F(xiàn)BW 是最大目標(biāo)頻率。

圖 3：ADC3669 示例，其中 Fs = 500MSPS，中頻 = 800MHz

保持奈奎斯特規(guī)則為正確的關(guān)鍵是目標(biāo)頻率的位置。只要信號(hào)不重疊并保持在單個(gè)奈奎斯特區(qū)域內(nèi)，奈奎斯特標(biāo)準(zhǔn)仍然正確。唯一改變的是第一奈奎斯特區(qū)域的位置到更高的區(qū)域。中頻采樣因?yàn)檫@些權(quán)衡正變得非常流行。

什么是過程增益？

早期形式的高速信號(hào)鏈系列包括用于每單通道消耗瓦特功率的 ADC，以及用于捕捉、過濾并將所有轉(zhuǎn)換器數(shù)據(jù)處理為某種有用格式的FPGA（現(xiàn)場(chǎng)可編程門陣列）。大多數(shù)設(shè)計(jì)人員會(huì)使用一種稱為過程增益的方法。這種方法不僅通過消除不必要的偽波和噪聲來幫助進(jìn)行頻率規(guī)劃，而且能夠通過限制奈奎斯特區(qū)域內(nèi)處理的帶寬來“增加”信噪比 (SNR) 方面的動(dòng)態(tài)范圍。將過程增益校正因子添加到標(biāo)準(zhǔn) SNR 公式可得到方程式 2：

方程式 2

其中，N 是 ADC 位數(shù)，F(xiàn)s 是 ADC 采樣率，BW 是奈奎斯特區(qū)域內(nèi)的相關(guān)帶寬。

由于將更小的過程節(jié)點(diǎn)部署到 ADC 和數(shù)模轉(zhuǎn)換器技術(shù)中，現(xiàn)在許多標(biāo)準(zhǔn) FPGA 數(shù)字特性都駐留在 ADC 中。一些示例包括數(shù)字降壓轉(zhuǎn)換器 (DDC)、數(shù)控振蕩器 (NCO) 和跳頻。這些特性可顯著幫助減輕 FPGA 處理的負(fù)載，從而可以在其他地方使用其內(nèi)部資源。

為什么要進(jìn)行頻率規(guī)劃？

在使用 ADC 設(shè)計(jì)系統(tǒng)時(shí)，適當(dāng)?shù)念l率規(guī)劃是一個(gè)重要步驟。頻率規(guī)劃可確保高效利用 ADC 的動(dòng)態(tài)范圍，并最大限度地減少不必要的偽波信號(hào)，這對(duì)于如 SDR 系統(tǒng)或高密度射頻信號(hào)鏈等高性能應(yīng)用至關(guān)重要。

頻率規(guī)劃的一個(gè)重要方面是優(yōu)化ADC的動(dòng)態(tài)范圍。模擬域中的每個(gè)額外信號(hào)都會(huì)占用 ADC 的可用輸入信號(hào)功率預(yù)算，從而降低整體動(dòng)態(tài)范圍能力。適當(dāng)?shù)念l率規(guī)劃可以確保 ADC 充分發(fā)揮其功能，方法是策略性地放置輸入頻率以盡可能擴(kuò)大可用的動(dòng)態(tài)范圍。該方法需考慮不必要的偽波和諧波在采樣帶中出現(xiàn)的位置，確保目標(biāo)信號(hào)與偽波元件之間沒有重疊。

另一個(gè)關(guān)鍵方面是管理由 ADC 生成的固有偽波信號(hào)，例如諧波和交錯(cuò)偽影。當(dāng)這些偽波成分保持在預(yù)期頻帶之外時(shí)，頻率規(guī)劃即為成功，尤其是在數(shù)據(jù)采樣后未采用數(shù)字濾波的系統(tǒng)中。頻率規(guī)劃還有助于更大限度地減小與時(shí)鐘相關(guān)的偽波的影響，例如來自缺乏通道隔離的時(shí)鐘器件的偽波。這些偽波在使用高密度時(shí)鐘分配解決方案的大型元件系統(tǒng)中尤其成問題。

在包含交錯(cuò) ADC的系統(tǒng)中，還需要考慮交錯(cuò)偽波管理，在該系統(tǒng)中，多個(gè) ADC 內(nèi)核以正交方式對(duì)公共輸入信號(hào)進(jìn)行采樣，從而將采樣率和奈奎斯特區(qū)域有效地加倍。但是，這種交錯(cuò)會(huì)在 Fs/2-Fin 處引入偽波音調(diào)。此外，在使用更高交錯(cuò)因子的系統(tǒng)中，這一相同的 Fs/2-Fin 偽波會(huì)被“新”的 Fs/2-Fin 再次調(diào)制。這會(huì)導(dǎo)致新 Fin 由交錯(cuò) Fs/2-Fin 偽波組成，這意味著引入的偽波計(jì)數(shù)遠(yuǎn)高于單個(gè)交錯(cuò)因子。頻率規(guī)劃使您能夠通過利用模擬濾波或（首選）數(shù)字抽取濾波器來緩解這些偽波，從而不必設(shè)計(jì)復(fù)雜的模擬信號(hào)鏈即可顯著衰減偽波。雖然這種方法會(huì)降低所選區(qū)域的瞬時(shí)帶寬，但它確保了更好的動(dòng)態(tài)范圍和更清晰的信號(hào)性能。

頻率規(guī)劃的常見缺陷

盡管有優(yōu)勢(shì)，但可能存在不合理的頻率計(jì)劃，這會(huì)導(dǎo)致ADC 性能下降的問題。一個(gè)常見的挑戰(zhàn)是奈奎斯特區(qū)域重疊。規(guī)劃不當(dāng)?shù)妮斎胄盘?hào)可能會(huì)落入奈奎斯特區(qū)域的邊界，從而產(chǎn)生混疊效應(yīng)，進(jìn)而降低系統(tǒng)性能。為防止這種情況發(fā)生，必須在適當(dāng)?shù)念l帶內(nèi)分配信號(hào)，以在考慮的奈奎斯特區(qū)域內(nèi)保持頻譜完整性。

時(shí)鐘偽波污染是另一個(gè)常見問題，尤其是在使用低質(zhì)量時(shí)鐘器件或時(shí)鐘分配欠佳的系統(tǒng)中。這些調(diào)制到 ADC 頻譜的偽波信號(hào)可以通過提供已知的偏移偽波來嚴(yán)重影響敏感應(yīng)用。精心設(shè)計(jì)時(shí)鐘基礎(chǔ)設(shè)施（包括使用更高質(zhì)量的時(shí)鐘解決方案）有助于減輕這些影響。另一種可能的方法是在該偏移頻率下使用高位頻帶抑制濾波器對(duì)數(shù)據(jù)進(jìn)行數(shù)字濾波，盡管如果實(shí)施不當(dāng)，任何有用的信號(hào)都將隨偽波一起被刪除。

要克服的另一個(gè)挑戰(zhàn)是改正嚴(yán)格調(diào)制的三階互調(diào)失真?zhèn)尾?。這些偽波幾乎總是落在通帶內(nèi)，并且通常是限制無偽波動(dòng)態(tài)范圍的偽波。如果抽取因子非常高，則這些音調(diào)可能會(huì)處于衰減頻帶內(nèi)。但是，對(duì)于大多數(shù)多音系統(tǒng)來說，這不太可能，因?yàn)槎嘁粝到y(tǒng)本身需要比單音系統(tǒng)更大的瞬時(shí)帶寬，因此無法集成這樣的大型抽取濾波器。

最后，您必須在帶寬和動(dòng)態(tài)范圍之間進(jìn)行權(quán)衡。雖然抽取可以抑制偽波元件和諧波，但代價(jià)是瞬時(shí)帶寬會(huì)降低。對(duì)于實(shí)現(xiàn)針對(duì)特定應(yīng)用要求的出色性能而言，平衡這些權(quán)衡至關(guān)重要。

使用抽取進(jìn)行適當(dāng)頻率規(guī)劃的優(yōu)勢(shì)

有效的頻率規(guī)劃具有多種優(yōu)勢(shì)，可增強(qiáng)接收器系統(tǒng)設(shè)計(jì)。一個(gè)優(yōu)勢(shì)是改進(jìn)了偽波抑制。數(shù)字抽取濾波器可以有效地衰減偽波，通?？蓪?shí)現(xiàn)約 -85dBFS 的抑制水平，從而帶來更清晰的信號(hào)性能，并更好地利用預(yù)期信號(hào)的 ADC 動(dòng)態(tài)范圍，而非帶外偽波噪聲。

另一個(gè)優(yōu)勢(shì)是降低了 ADC 的數(shù)據(jù)吞吐量。通過抽取來降低 ADC 的輸出數(shù)據(jù)速率，您可以將 ADC 與速度更低、尺寸更小、更具有成本效益的 FPGA 連接。這種傳輸數(shù)據(jù)的減少不僅簡(jiǎn)化了硬件要求，還使系統(tǒng)能夠在雙頻帶或四頻帶中運(yùn)行，從而同時(shí)對(duì)多個(gè)射頻頻帶進(jìn)行采樣。

在 ADC 上使用抽取的另一個(gè)顯著優(yōu)勢(shì)是，系統(tǒng)能夠單獨(dú)在軟件中完全重新配置。您可以規(guī)劃 ADC 和 FPGA 之間的硬件接口以支持系統(tǒng)的預(yù)期最大數(shù)據(jù)速率，從而能夠以較低的數(shù)據(jù)速率或更窄的帶寬運(yùn)行許多其他系統(tǒng)。軟件可重新配置的系統(tǒng)對(duì)于需要在多種場(chǎng)景中部署的應(yīng)用特別有用。

資源節(jié)省也是有效頻率規(guī)劃的一個(gè)顯著成果。由于需要更少的輸出通道（無論是高速串行數(shù)據(jù)通道還是低電壓差分信號(hào)對(duì)），您可以節(jié)省 ADC 和 FPGA 上的寶貴引腳，從而提高利用率。這在印刷電路板面積和功率受限的高通道系統(tǒng)中尤其重要。

理論示例：利用抽取功能規(guī)劃頻率

考慮交錯(cuò) ADC 以 Fs 采樣一個(gè)常規(guī)射頻輸入信號(hào)。交錯(cuò)過程會(huì)在 Fs/2-Fin 處引入偽波，可能會(huì)干擾預(yù)期信號(hào)。通過應(yīng)用 2 倍抽取濾波器（如圖 4 所示），可以將此偽波衰減到抽取濾波器的抑制限值范圍內(nèi)。此外，抽取過程可降低 ADC 的輸出數(shù)據(jù)速率，從而實(shí)現(xiàn)具有成本效益的 FPGA 連接并簡(jiǎn)化下游處理。此外，由于 SNR 中的 N（即噪聲）減半，而 S（即信號(hào)）保持不變，寬帶噪聲的降低會(huì)帶來約 3dB 的過程增益。

圖 4：500MSPS 且 70MHz FIN（抽取因子為 2）條件下理論數(shù)據(jù)的抽取濾波器響應(yīng)

實(shí)際案例：利用抽取功能規(guī)劃頻率

在 ADC 上使用抽取可簡(jiǎn)化頻率規(guī)劃過程，因?yàn)榻档筒蓸勇士捎行У乜s小目標(biāo)帶寬。將抽取視為有選擇地集中在頻譜的較窄部分。通過專注于較窄的頻帶，更多不需要的諧波或偽波最終會(huì)落在目標(biāo)通帶之外，進(jìn)而被濾除。以下示例使用ADC3669來演示在進(jìn)行頻率規(guī)劃時(shí)抽取產(chǎn)生的差異。圖 5 顯示了一個(gè)傳統(tǒng)的頻譜采集，此時(shí) ADC 未使用大小為 16384 點(diǎn)的 FFT 執(zhí)行抽取。您可以看到，不需要的諧波在頻帶內(nèi)，對(duì)性能產(chǎn)生了負(fù)面影響。

圖 5：ADC3669 在 500MSPS 且接近 70MHz FIN（無抽?。r(shí)采集的實(shí)際頻譜。

這些諧波可能是ADC 或一些外部模擬頻率造成的附加噪聲。圖 6 顯示了 ADC 處于實(shí)時(shí)抽取模式（抽取因子為 2）時(shí)的示例。您可以看到不需要的諧波偽波現(xiàn)在會(huì)出現(xiàn)在頻帶外并通過抽取濾波器濾除。請(qǐng)注意，由于過程增益而額外提高了 +3dB。

圖 6：ADC3669 在 500MSPS 且接近 70MHz FIN（抽取因子為 2）時(shí)采集的實(shí)際頻譜

此外，F(xiàn)FT 的分辨率帶寬實(shí)際上也減小了 2 倍，因?yàn)槲覀優(yōu)?FFT 計(jì)算保持相同的點(diǎn)數(shù)。這有助于將模擬頻率解析為更密集的頻段。到目前為止，我們只討論了實(shí)數(shù)抽取，它僅對(duì)數(shù)據(jù)進(jìn)行濾波，不涉及頻率移位。如果您的目標(biāo)信號(hào)在您每次抽取時(shí)降至 Fs/4 以下，則實(shí)數(shù)抽取非常有用。但是，如果您想抽取超出此范圍的信號(hào)，該怎么辦？目標(biāo)信號(hào)通常不以零頻率（基帶）為中心，而是以某個(gè)中頻為中心。這時(shí)就需要使用復(fù)數(shù)抽取。具有較新數(shù)字特性（例如ADC3669）的 ADC 在復(fù)數(shù) DDC 級(jí)中包含NCO 混頻器。將目標(biāo)信號(hào)與 NCO 頻率混合會(huì)在抽取之前將信號(hào)移動(dòng)到基帶，使您能夠利用在器件帶寬內(nèi)任何位置抽取信號(hào)的優(yōu)勢(shì)。

圖 7 顯示了ADC3669在復(fù)數(shù)抽取模式（抽取因子為 64）下的采集結(jié)果，當(dāng)使用 8192 點(diǎn)計(jì)算 FFT 時(shí)，產(chǎn)生的有效采樣帶寬為 7.8125MHz。輸入頻率為 70MHz，而 NCO 頻率為 71MHz。當(dāng)信號(hào)與 NCO 頻率混合時(shí)，信號(hào)會(huì)移位至基帶，從而產(chǎn)生約 -1MHz 的音調(diào)。

圖 7：ADC3669 在 500MSPS 且抽取因子為 64 時(shí)采集的復(fù)合頻譜（FIN=70MHz，F(xiàn)nco=71MHz）

ADC3669可采集抽取因子高達(dá) 32768 的窄帶，這對(duì)于具有高密度射頻頻帶或緊湊通道間距的應(yīng)用非常有用。通過如此高的因子抽取可以放大您的目標(biāo)信號(hào)，濾除幾乎所有其他內(nèi)容?，F(xiàn)代 ADC（例如 ADC3669）提供的抽取因子范圍使頻率規(guī)劃具有更高的靈活性，因?yàn)榭捎酶p松地濾除不需要的偽波。圖 8 顯示了一個(gè)抽取因子為 16384 的采集，使用 8192 個(gè) FFT 點(diǎn)計(jì)算，分辨率帶寬為 3.726Hz。即使偽波在基頻的幾千赫茲以內(nèi)，您也可以輕松地以高抽取率將其濾除。

圖 8：ADC3669 在 500MSPS 且抽取因子為 16384 時(shí)采集的復(fù)合頻譜（FIN=70MHz，F(xiàn)nco=69.996MHz）

由于NCO 頻率比輸入信號(hào)低 4kHz，因此降頻轉(zhuǎn)換信號(hào)出現(xiàn)在正頻率偏移處。在此抽取模式下以 500MSPS 運(yùn)行時(shí)，此 ADC 可以在 30.517kHz 范圍內(nèi)以可編程 NCO 頻率對(duì)信號(hào)進(jìn)行采樣。

結(jié)語

頻率規(guī)劃是基于 ADC 的系統(tǒng)設(shè)計(jì)的重要方面，解決了偽波管理、動(dòng)態(tài)范圍優(yōu)化和AAF 設(shè)計(jì)以及高效數(shù)據(jù)處理等挑戰(zhàn)。通過預(yù)先實(shí)施周密的頻率規(guī)劃，您可以避免奈奎斯特區(qū)域重疊和時(shí)鐘偽波污染等常見缺陷，同時(shí)受益于改進(jìn)的偽波抑制和動(dòng)態(tài)范圍、ADC 數(shù)字接口或數(shù)據(jù)速率降低，以及 FPGA 資源節(jié)約等優(yōu)勢(shì)。通過仔細(xì)權(quán)衡這些利弊和利用 ADC 抽取等特性，可以為一系列應(yīng)用實(shí)現(xiàn)高性能、軟件可重新配置的接收器系統(tǒng)，同時(shí)避免出現(xiàn)下一個(gè)采樣空洞。