第13章

CGC——時鐘控制

CGC

CGC（Clock Generation Circuit）：時鐘生成電路

13.1

CGC模塊簡介

#CGC全稱是Clock Generation Circuit，中文譯為“時鐘生成電路”，或者也可以叫它“時鐘控制電路”。

13.1.1

時鐘源

我們學(xué)過《數(shù)字邏輯電路》知道，在芯片集成電路的系統(tǒng)中，必須要輸入時鐘信號進(jìn)行驅(qū)動，才能使得這些邏輯電路正常工作。那么系統(tǒng)所需的這些時鐘信號是來源于哪里的呢？

時鐘信號的來源我們稱之為時鐘源。RA6M5/RA4M2的時鐘源如下表所示：

表1：RA6M5/RA4M2時鐘源

RA2L1的時鐘源如下表所示：

表2：RA2L1時鐘源

相關(guān)概念的詳細(xì)說明：

Main Clock Oscillator（MOSC）：

主時鐘振蕩器

RA6M5/RA4M2連接外部8 ~ 24 MHz高速晶振（連接引腳EXTAL、XTAL）；

RA2L1連接外部1 ~ 20 MHz高速晶振（連接引腳EXTAL、XTAL）。

Sub-Clock Oscillator（SOSC）：

副時鐘振蕩器

連接外部32.768 kHz低速晶振（連接引腳XCIN、XCOUT）。

32.768 kHz的外部時鐘頻率一般是用于RTC為用戶系統(tǒng)提供時間日歷功能的。

Phase Locked Loop（PLL、PLL2）：

PLL即鎖相環(huán)。

PLL電路具有倍增振蕩器頻率的功能，可選擇輸入到PLL的時鐘信號，并對其進(jìn)行分頻和倍頻，輸入時鐘源為MOSC、HOCO，輸入頻率8 MHz至24 MHz，倍頻比可在10到30之間選擇（0.5 步進(jìn)）

PLL輸出頻率：120 MHz ~ 200 MHz。

PLL2輸出頻率：120 MHz ~ 240 MHz。

注：RA2L1沒有PLL，因此它的主頻（48 MHz）相對比較低，而這也有利于低功耗。

High-speed on-chip oscillator

（HOCO）：高速片上振蕩器

振蕩頻率：RA6M5/RA4M2的為16/18/20 MHz

振蕩頻率：RA2L1的為24/32/48/64 MHz

Middle-speed on-chip oscillator

（MOCO）：中速片上振蕩器

振蕩頻率：8 MHz

Low-speed on-chip oscillator

（LOCO）：低速片上振蕩器

振蕩頻率：32.768 kHz

IWDT-dedicated clock（IWDTLOCO）：

IWDT專用片上振蕩器

振蕩頻率：15 kHz

External clock input for JTAG（TCK）：

JTAG的外部時鐘輸入

振蕩頻率：最大25 MHz

注：RA2L1是不支持JTag接口的。

External clock input for SWD

（SWCLK）：SWD的外部時鐘輸入

振蕩頻率：RA6M5/RA4M2的最大25 MHz

振蕩頻率：RA2L1的最大12.5 MHz

13.1.2

模塊輸入時鐘

上述內(nèi)容我們知道已經(jīng)有了各個時鐘源的輸入，那么，輸入的各個時鐘源是要輸出時鐘信號給到各個時鐘線上的，而芯片的各種模塊又掛載到各個時鐘線上。

系統(tǒng)中的每一個模塊都需要不同的工作頻率，對應(yīng)到各個時鐘線所能提供的最大時鐘頻率也有快有慢，而不是完全一樣。用戶在使用一些外設(shè)或模塊時需要特別考慮其輸入時鐘頻率，這可以通過配置對應(yīng)時鐘線的時鐘頻率來滿足不同模塊的需求。

以RA6M5為例，下面是系統(tǒng)內(nèi)部主要時鐘線的時鐘源及其用以支持的模塊和其所能提供的最高頻率。

表3：RA6M5內(nèi)部時鐘說明

注意到設(shè)置時鐘頻率的一些限制：

ICLK ≥ PCLKA ≥ PCLKB，PCLKD ≥ PCLKA ≥ PCLKB

ICLK ≥ FCLK，ICLK ≥ BCLK

13.1.3

時鐘相關(guān)的引腳

與時鐘相關(guān)的#引腳及其說明如下表所示。

表4：時鐘相關(guān)的引腳