倒裝芯片（Flip Chip）中的凸點(diǎn)（Bump）是實(shí)現(xiàn)芯片與基板/封裝體電氣互連的核心結(jié)構(gòu)，其替代傳統(tǒng)引線鍵合的關(guān)鍵在于縮短信號(hào)路徑、提升I/O密度和散熱效率。下面作為微電子和半導(dǎo)體焊料廠家，傲牛科技工程師嘗試從焊料廠家的視角，從凸點(diǎn)（Bump）制作的工藝、材料、設(shè)備、演變歷程及未來(lái)趨勢(shì)展開詳細(xì)解析：

一、Bump 的制作工藝

凸點(diǎn)制作需經(jīng)歷底部金屬化（UBM，Under Bump Metallurgy）和凸點(diǎn)成型兩大核心步驟，具體工藝因精度、成本和材料需求分為以下幾類：

1. 底部金屬化（UBM）工藝

UBM是連接芯片Pad與凸點(diǎn)的過(guò)渡層，其作用包括：增強(qiáng)凸點(diǎn)與芯片表面的附著力、阻止凸點(diǎn)材料與芯片金屬（如 Al）之間的擴(kuò)散、提供良好的導(dǎo)電性等。常見(jiàn)制作工藝包括：

濺射（Sputtering）：在真空環(huán)境中通過(guò)離子轟擊靶材，將金屬（如 Ti/Cu/Ni/Au）沉積到芯片表面，形成多層薄膜（如 Ti（粘附層）+ Cu（擴(kuò)散阻擋層）+ Au（抗氧化層））。適合高精度、小尺寸凸點(diǎn)，是目前主流工藝。

蒸發(fā)（Evaporation）：通過(guò)加熱使金屬（如 Cr/Au）蒸發(fā)并沉積到芯片表面，工藝簡(jiǎn)單但膜層均勻性較差，多用于早期低精度場(chǎng)景。

化學(xué)鍍（Electroless Plating）：無(wú)需通電，通過(guò)化學(xué)反應(yīng)在芯片Pad表面沉積Ni/Au層，成本低但厚度控制精度差，適合中低端產(chǎn)品。

2. 凸點(diǎn)成型工藝

根據(jù)材料和精度需求，凸點(diǎn)成型工藝主要分為以下 5 類：

二、Bump的材料體系

凸點(diǎn)材料需滿足導(dǎo)電性、焊接性、機(jī)械強(qiáng)度和可靠性（抗熱循環(huán)、抗腐蝕）要求，核心材料分為以下幾類：

1. 凸點(diǎn)主體材料

錫基合金（無(wú)鉛為主）：SnAgCu（最主流，熔點(diǎn) 217℃）、SnBi（低溫，熔點(diǎn) 138℃，適合不耐高溫芯片）、SnCu（成本低，熔點(diǎn) 227℃）。優(yōu)勢(shì)是焊接性好、工藝成熟，缺點(diǎn)是導(dǎo)電率低于Cu/Au，且易產(chǎn)生電遷移。

銅（Cu）：導(dǎo)電率高（約58×10? S/m）、成本低于Au，適合高電流場(chǎng)景。但表面易氧化，需鍍層保護(hù)（如Sn、Ni/Au），形成“Cu核+鍍層”的核殼結(jié)構(gòu)。

金（Au）：可靠性極高（抗腐蝕、抗遷移），但成本昂貴，僅用于高端軍工、航天芯片（如Au-Sn共晶合金，熔點(diǎn)280℃）。

其他材料：銀（Ag）導(dǎo)電性優(yōu)異但易遷移；鎳（Ni）作為阻擋層，常與Au結(jié)合形成Ni/Au凸點(diǎn)（適合金絲鍵合轉(zhuǎn)倒裝場(chǎng)景）。

2. UBM 材料

UBM 通常為多層結(jié)構(gòu)，典型組合包括：

Ti（粘附層，增強(qiáng)與芯片SiO?的結(jié)合）+ Cu（擴(kuò)散阻擋層+導(dǎo)電層）+ Au（抗氧化層）：適合Cu凸點(diǎn)或錫基凸點(diǎn)。

Cr（粘附層）+ Au（導(dǎo)電+抗氧化）：適合Au凸點(diǎn)，成本高但可靠性強(qiáng)。

Ni（擴(kuò)散阻擋層）+ Au（抗氧化層）：適合化學(xué)鍍工藝，用于中低端錫基凸點(diǎn)。

三、Bump 制作的核心設(shè)備

不同工藝對(duì)應(yīng)的關(guān)鍵設(shè)備如下：

四、Bump 技術(shù)的演變歷程

凸點(diǎn)技術(shù)的發(fā)展始終圍繞 “更小間距、更高密度、更低成本、更高可靠性” 展開，可分為4個(gè)階段：

1. 起步階段（1960s-1990s）：金凸點(diǎn)主導(dǎo)

1960 年代，IBM首次提出倒裝芯片概念，采用蒸發(fā)法制備Au凸點(diǎn)，間距＞200μm，主要用于大型計(jì)算機(jī)。特點(diǎn)：可靠性高但成本昂貴，凸點(diǎn)尺寸大（直徑50-100μm），I/O密度低（＜1000個(gè)）。

2. 發(fā)展階段（1990s-2010s）：錫基凸點(diǎn)與電鍍法普及

1990 年代，無(wú)鉛化趨勢(shì)推動(dòng)SnPb（后轉(zhuǎn)向SnAgCu）凸點(diǎn)替代Au凸點(diǎn)，電鍍法逐漸成為主流，實(shí)現(xiàn)間距50-100μm。

2000 年代，手機(jī)、電腦等消費(fèi)電子推動(dòng)I/O密度提升，Cu核-Sn殼凸點(diǎn)出現(xiàn)，平衡導(dǎo)電性與焊接性，間距縮小至30-50μm。

3. 精進(jìn)階段（2010s-2020s）：小間距與異構(gòu)集成

隨著移動(dòng)終端和AI芯片對(duì)高密度互連的需求，凸點(diǎn)間距突破20μm，電鍍Cu凸點(diǎn)結(jié)合混合鍵合（Hybrid Bonding）技術(shù)出現(xiàn)（如臺(tái)積電CoWoS、英特爾 Foveros）。2015年后，HBM內(nèi)存堆疊推動(dòng)凸點(diǎn)向“微凸塊（Micro Bump）” 演進(jìn)，間距達(dá)10-15μm，單芯片I/O數(shù)量突破10萬(wàn)。

4. 創(chuàng)新階段（2020s 至今）：超小間距與鍵合融合

凸點(diǎn)間距進(jìn)入10μm以下，部分場(chǎng)景開始用Cu-Cu直接鍵合替代傳統(tǒng)凸點(diǎn)（無(wú)需焊料），如三星X-Cube技術(shù)的混合鍵合，間距達(dá)1-5μm。核殼結(jié)構(gòu)凸點(diǎn)（如Cu-Sn、Cu-Ni-Sn）成為主流，兼顧高導(dǎo)電、低電阻和可靠性。

五、未來(lái)發(fā)展趨勢(shì)

1. 間距持續(xù)縮小，向“無(wú)凸點(diǎn)”演進(jìn)

短期（2023-2027）：凸點(diǎn)間距從當(dāng)前10μm縮小至5μm，依賴高精度電鍍和納米壓印光刻技術(shù)。

長(zhǎng)期：Cu-Cu直接鍵合將逐步替代傳統(tǒng)凸點(diǎn)，實(shí)現(xiàn)1μm以下間距（如臺(tái)積電3D Fabric技術(shù)），信號(hào)傳輸延遲降低50%以上。

2. 材料與結(jié)構(gòu)創(chuàng)新

新型核殼結(jié)構(gòu)：如Cu-Ag核殼（高導(dǎo)電+抗遷移）、Cu-SnBi（低溫焊接，適配異質(zhì)集成）。

自修復(fù)材料：在凸點(diǎn)中引入形狀記憶合金（如NiTi），通過(guò)熱循環(huán)自動(dòng)修復(fù)微裂紋，提升汽車電子等場(chǎng)景的可靠性。

3. 工藝與設(shè)備升級(jí)

無(wú)光刻工藝：采用納米壓印、自組裝技術(shù)替代傳統(tǒng)光刻，降低小間距凸點(diǎn)的成本（預(yù)計(jì)成本下降 30%）。

原子層沉積（ALD）：用于 UBM 的超薄阻擋層（厚度＜10nm），抑制金屬擴(kuò)散，提升長(zhǎng)期可靠性。

4. 與3D集成深度融合

凸點(diǎn)將與 TSV（硅通孔）、RDL（重新布線層）協(xié)同，實(shí)現(xiàn)“芯片-芯片”、“芯片-基板”的立體互連，支撐存算一體、光電共封裝（CPO）等新興架構(gòu)。

凸點(diǎn)技術(shù)是倒裝芯片的“神經(jīng)末梢”，其從金凸點(diǎn)到Cu-Cu鍵合的演變，推動(dòng)了芯片從平面互連向3D集成的跨越。未來(lái)，隨著間距縮小至亞微米級(jí)、材料與工藝的深度創(chuàng)新，凸點(diǎn)將成為支撐異構(gòu)集成、高帶寬芯片的核心技術(shù)，在AI、5G、汽車電子等領(lǐng)域發(fā)揮關(guān)鍵作用。