文章來(lái)源：學(xué)習(xí)那些事

原文作者：小陳婆婆

本文主要講述3D封裝與CoWoS封裝。

集成扇出(InFO)

自戈登·摩爾1965年提出晶體管數(shù)量每18-24個(gè)月翻倍的預(yù)言以來(lái)，摩爾定律已持續(xù)推動(dòng)半導(dǎo)體技術(shù)跨越半個(gè)世紀(jì)，從CPU、GPU到專用加速器均受益于此。

如今這一規(guī)律正從單一晶體管縮微（1.0時(shí)代）向晶圓級(jí)系統(tǒng)集成（WLSI）的2.0時(shí)代演進(jìn)——通過將超大芯片拆解為獨(dú)立功能單元，結(jié)合2D/3D封裝與硅通孔、扇出等前沿技術(shù)，在保持甚至加速晶體管密度增長(zhǎng)的同時(shí)，實(shí)現(xiàn)性能、功耗、面積與成本（PPAC）的協(xié)同優(yōu)化。

新指標(biāo)3D互連密度（3DID）的提出，更量化了系統(tǒng)級(jí)封裝的擴(kuò)展能力，配合SoIC等顛覆性3D集成技術(shù)，正為摩爾定律的持續(xù)生效注入新動(dòng)能，開啟半導(dǎo)體技術(shù)指數(shù)級(jí)增長(zhǎng)的新篇章，本文分述如下：

3D封裝和片上集成系統(tǒng)(SoIC)

CoWoS封裝

3D封裝和片上集成系統(tǒng)(SoIC)

在半導(dǎo)體系統(tǒng)集成領(lǐng)域，3D Fabric技術(shù)平臺(tái)的演進(jìn)正推動(dòng)封裝工藝從單一互連方案向多維協(xié)同架構(gòu)跨越。作為晶圓級(jí)集成技術(shù)的集大成者，3D Fabric通過整合扇出型互連（InFO）、硅轉(zhuǎn)接板集成（CoWoS）及晶圓級(jí)系統(tǒng)集成（SoW/SoIS）等模塊化工藝，構(gòu)建起覆蓋前端制造與后端封裝的完整技術(shù)生態(tài)。

其中，InFO技術(shù)以芯片預(yù)嵌入為核心，通過扇出型重布線層實(shí)現(xiàn)高密度橫向擴(kuò)展，其工藝流程本質(zhì)在于先固定芯片位置再構(gòu)建互連網(wǎng)絡(luò)，這種"芯片先行"的策略為復(fù)雜系統(tǒng)提供了靈活的布局空間；而CoWoS則采用"再布線優(yōu)先"的逆向思維，在芯片貼裝前完成多層高密度互連結(jié)構(gòu)的沉積，結(jié)合硅轉(zhuǎn)接板的垂直貫通能力，有效平衡了信號(hào)完整性與熱管理需求。

值得注意的是，實(shí)際生產(chǎn)中兩者并非非此即彼的選擇，通過混合集成模式——部分芯片采用InFO方式嵌入，其余模塊通過CoWoS實(shí)現(xiàn)精密對(duì)接——系統(tǒng)架構(gòu)師得以在局部互連密度、芯片形貌適配及散熱路徑優(yōu)化間找到最佳平衡點(diǎn)，這種工藝組合的靈活性在異構(gòu)計(jì)算時(shí)代尤為重要。

作為3D Fabric體系中的顛覆性技術(shù)，片上集成系統(tǒng)（SoIC）將前道制造工藝引入封裝領(lǐng)域，通過晶圓級(jí)鍵合技術(shù)實(shí)現(xiàn)多芯片的垂直堆疊與無(wú)縫集成。其核心優(yōu)勢(shì)在于，通過預(yù)先對(duì)不同工藝節(jié)點(diǎn)、不同材料體系的芯片進(jìn)行嚴(yán)格測(cè)試（KGD篩選），確保堆疊單元的功能可靠性，再利用類似前端制程的銅互連技術(shù)（節(jié)距密度媲美后道銅布線），在微米級(jí)甚至亞微米級(jí)尺度上實(shí)現(xiàn)芯片間的等效單片化集成。這種前道與后道工藝的深度融合，不僅使SoIC集成的多芯片系統(tǒng)在電氣性能、機(jī)械穩(wěn)定性上達(dá)到傳統(tǒng)SoC水準(zhǔn)，更通過模塊化設(shè)計(jì)大幅縮短產(chǎn)品迭代周期。當(dāng)前，SoIC技術(shù)已與CoWoS、InFO等后道工藝形成技術(shù)閉環(huán)，構(gòu)建起從芯片級(jí)到系統(tǒng)級(jí)的多維集成解決方案。

CoWoS封裝

在先進(jìn)封裝領(lǐng)域，CoWoS（Chip-on-Wafer-on-Substrate）技術(shù)平臺(tái)通過模塊化設(shè)計(jì)，構(gòu)建了覆蓋高密度互連、成本優(yōu)化與異構(gòu)集成需求的多維解決方案。作為芯片后置工藝的典型代表，CoWoS體系通過預(yù)布線層（RDL）與轉(zhuǎn)接板技術(shù)的深度融合，實(shí)現(xiàn)了從芯片級(jí)到系統(tǒng)級(jí)的精準(zhǔn)性能調(diào)控。

CoWoS-S作為基礎(chǔ)架構(gòu)，依托硅轉(zhuǎn)接板（Silicon Interposer）實(shí)現(xiàn)芯片間的高密度互連。其核心優(yōu)勢(shì)在于硅基材的高熱導(dǎo)率與低介電損耗特性，可支持微米級(jí)節(jié)距的TSV（硅通孔）與微凸點(diǎn)互連，單塊轉(zhuǎn)接板即可實(shí)現(xiàn)超過1000個(gè)I/O通道的密集走線。更值得關(guān)注的是，有源轉(zhuǎn)接板技術(shù)的引入使硅基板不再局限于被動(dòng)互連角色——通過集成嵌入式電容、電感或射頻模塊，該平臺(tái)可有效縮短信號(hào)傳輸路徑，降低寄生效應(yīng)對(duì)高速串行鏈路（如PCIe 5.0/6.0）的影響。據(jù)臺(tái)積電2024年技術(shù)論壇披露，其5nm CoWoS-S工藝已實(shí)現(xiàn)轉(zhuǎn)接板層數(shù)突破至8層，互連密度達(dá)每平方毫米10萬(wàn)個(gè)連接點(diǎn)，成功支撐英偉達(dá)Hopper架構(gòu)GPU與Grace CPU的異構(gòu)集成。

針對(duì)成本敏感型應(yīng)用，CoWoS-R平臺(tái)以RDL（重布線層）替代硅轉(zhuǎn)接板，通過有機(jī)基板上的銅布線實(shí)現(xiàn)芯片互連。盡管其線寬/線距（L/S）通常維持在2μm/2μm級(jí)別，較硅轉(zhuǎn)接板的1μm/1μm稍顯寬松，但有機(jī)基材的低成本與易加工特性使其在加速器領(lǐng)域獲得廣泛采用。AMD MI300系列APU即采用該技術(shù)，通過RDL層將GPU與HBM內(nèi)存垂直堆疊，在保持1.2TB/s帶寬的同時(shí)，將封裝成本降低30%。值得補(bǔ)充的是，三星近期公布的X-Cube 3D技術(shù)亦采用類似RDL方案，但其通過混合鍵合（Hybrid Bonding）將互連節(jié)距壓縮至4μm，在成本與性能間形成新平衡點(diǎn)。

在需要局部高密度的復(fù)雜系統(tǒng)中，CoWoS-L平臺(tái)通過嵌入式LSI（局部硅互連）芯片解決了傳統(tǒng)RDL的密度瓶頸。該技術(shù)將微型硅橋接片嵌入RDL層中，在特定區(qū)域?qū)崿F(xiàn)亞微米級(jí)互連（如0.8μm節(jié)距），同時(shí)保留有機(jī)基板的大面積布局優(yōu)勢(shì)。英特爾在Ponte Vecchio GPU中采用的EMIB（嵌入式多芯片互連橋接）技術(shù)即屬此類，其LSI芯片通過預(yù)先植入的深溝槽電容（DTC）有效抑制電源噪聲，使多芯片系統(tǒng)在200W功耗下仍能維持1.2V的核心電壓穩(wěn)定度。行業(yè)動(dòng)態(tài)顯示，臺(tái)積電正將CoWoS-L與SoIC技術(shù)結(jié)合，開發(fā)出支持3D堆疊與2.5D互連的混合架構(gòu)，預(yù)計(jì)2025年量產(chǎn)的CoWoS-L Gen2工藝將實(shí)現(xiàn)LSI芯片與RDL層的無(wú)縫集成，進(jìn)一步縮小先進(jìn)封裝與單片SoC的性能差距。

從技術(shù)演進(jìn)路徑看，CoWoS平臺(tái)正通過材料創(chuàng)新與工藝解耦持續(xù)拓展邊界。硅轉(zhuǎn)接板向玻璃基板的過渡研究已進(jìn)入實(shí)操階段，玻璃基板的高平整度與超薄化特性可支持更精密的TSV制造；而RDL層與LSI芯片的協(xié)同設(shè)計(jì)，則推動(dòng)封裝從被動(dòng)互連向主動(dòng)功能集成轉(zhuǎn)型。這些進(jìn)展共同印證了先進(jìn)封裝技術(shù)正在從"連接載體"演變?yōu)?系統(tǒng)賦能者"，為摩爾定律的延續(xù)提供關(guān)鍵支撐。