CDCDLP223是一款基于PLL的高性能時鐘合成器，針對DLP?系統(tǒng)進行了優(yōu)化。它使用20 MHz晶體生成基頻，并導出100 MHz HCLK和300 MHz HCLK輸出的頻率。此外，該CDCDLP223在20 MHz輸出端生成20 MHz晶體振蕩器頻率的緩沖副本。

100 MHz HCLK輸出為XDR時鐘發(fā)生器（CDCD5704）提供參考時鐘。默認配置中應(yīng)用了下擴頻 0.5% 的擴頻時鐘，可減少電磁干擾 （EMI）。擴頻時鐘 （SSC） 通過串行控制接口打開和關(guān)閉。
*附件：cdcdlp223.pdf

300 MHz HCLK輸出為DLP?控制ASIC的DMD控制邏輯提供200-400 MHz時鐘信號?？梢酝ㄟ^串行控制接口以 20 MHz 為步長進行頻率選擇。應(yīng)用中心擴頻±1.0%或±1.5%的擴頻時鐘，可通過串行控制接口禁用

該CDCDLP223具有故障安全啟動電路，只有在施加足夠的電源電壓并且晶體振蕩器提供穩(wěn)定振蕩時，該電路才能啟用 PLL。在晶體啟動時間和PLL穩(wěn)定時間之后，所有輸出都可以使用。

該CDCDLP223采用3.3 V單電源供電，工作溫度范圍為-40°C至85°C。

特性

• 高性能時鐘合成器
• 使用 20 MHz 晶體輸入產(chǎn)生多個輸出頻率
• 用于 20 MHz 振蕩器的集成負載電容，降低系統(tǒng)成本
• 所有 PLL 環(huán)路濾波器組件均集成
• 生成以下時鐘：
  • REF CLK 20 MHz（緩沖）
  • XCG CLK 100 MHz 帶 SSC
  • DMD CLK 200-400 MHz，帶可選 SSC
• 極低周期抖動特性：
  • 20 MHz輸出時±100 ps
  • 100 MHz 和 200-400 MHz 輸出時為 ±75 ps
• 包括擴頻時鐘 （SSC），100 MHz 的下擴頻和 200-400 MHz 的中心擴頻
• HCLK 差分輸出，用于 100 MHz 和 200-400 MHz 時鐘
• 采用3.3V單電源供電
• TSSOP20包裝
• 工業(yè)溫度范圍 -40°C 至 85°C 的表征
• ESD保護超過JESD22
• 2000-V 人體模型 （A114-C） - MIL-STD-883，方法 3015
• 典型應(yīng)用
  • 用于 DLP? 系統(tǒng)的中央時鐘發(fā)生器

參數(shù)

?1. 產(chǎn)品概述?
CDCDLP223是德州儀器(TI)推出的高性能PLL時鐘合成器，專為DLP?投影系統(tǒng)設(shè)計。該器件采用20MHz晶體輸入，可生成多種輸出頻率，并集成振蕩器負載電容以降低系統(tǒng)成本。主要特性包括：

• 單3.3V供電，工業(yè)級溫度范圍（-40°C至85°C）
• 集成PLL環(huán)路濾波器組件
• 支持擴頻時鐘(SSC)技術(shù)以降低EMI
• TSSOP20封裝，符合ESD防護標準（2000V人體模型）

?2. 關(guān)鍵功能?

• ?輸出時鐘?：
  • 20MHz REF CLK（緩沖輸出）
  • 100MHz XCG CLK（帶0.5%下擴頻SSC）
  • 200-400MHz DMD CLK（可編程步進20MHz，支持±1.0%/±1.5%中心擴頻SSC）
• ?性能參數(shù)?：
  • 極低周期抖動：±100ps（20MHz）、±75ps（100/200-400MHz）
  • 差分HCLK輸出（100MHz和200-400MHz）

?3. 控制接口?

• 2線串行接口（兼容I2C/SMBus）：
  • 支持標準模式（100kHz）和快速模式（400kHz）
  • 可編程頻率選擇、SSC啟停及輸出配置
• 硬件使能引腳(EN)直接控制所有輸出啟停

?4. 典型應(yīng)用?

• DLP?系統(tǒng)的核心時鐘發(fā)生器
• 為XDR時鐘分配芯片(CDCD5704)提供參考時鐘
• 驅(qū)動DLP?控制ASIC的DMD邏輯模塊

?5. 其他信息?

• 內(nèi)置安全啟動電路，確保電源穩(wěn)定后輸出有效時鐘
• 提供完整的熱阻參數(shù)（θJA=83°C/W）和絕對最大額定值
• 配套20MHz晶體規(guī)格要求：ESR≤100Ω，負載電容20pF
• 生產(chǎn)數(shù)據(jù)截至2025年9月，符合TI標準保修條款