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?CDC2516 3.3V相位鎖定環(huán)時(shí)鐘驅(qū)動器技術(shù)文檔總結(jié)

科技綠洲 ? 2025-09-23 09:59 ? 次閱讀
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該CDC2516是一款高性能、低偏斜、低抖動、鎖相環(huán) (PLL) 時(shí)鐘驅(qū)動器。它使用 PLL 在頻率和相位上將反饋輸出 (FBOUT) 與時(shí)鐘 (CLK) 輸入信號精確對齊。它專為與同步 DRAM 一起使用而設(shè)計(jì)。CDC2516工作電壓為 3.3V VCC并提供集成串聯(lián)阻尼電阻器,使其成為驅(qū)動點(diǎn)對點(diǎn)負(fù)載的理想選擇。

四組四個(gè)輸出提供16個(gè)輸入時(shí)鐘的低偏斜、低抖動拷貝。輸出信號占空比調(diào)整為50%,與輸入時(shí)鐘的占空比無關(guān)。每組輸出都可以通過 1G、2G、3G 和 4G 控制輸入單獨(dú)啟用或禁用。當(dāng)G輸入為高電平時(shí),輸出與CLK在相位和頻率上切換;當(dāng)G輸入為低電平時(shí),輸出被禁用至邏輯低電平狀態(tài)。
*附件:cdc2516.pdf

與許多包含 PLL 的產(chǎn)品不同,該CDC2516不需要外部 RC 網(wǎng)絡(luò)。片內(nèi)包含用于PLL的環(huán)路濾波器,可最大限度地減少元件數(shù)量、電路板空間和成本。

由于它基于PLL電路,因此CDC2516需要穩(wěn)定時(shí)間才能實(shí)現(xiàn)反饋信號與參考信號的鎖相。在CLK上電和施加固定頻率、固定相位信號后,以及PLL基準(zhǔn)信號或反饋信號發(fā)生任何變化后,需要此穩(wěn)定時(shí)間。PLL 可以通過捆扎 AV 來繞過 PLL 進(jìn)行測試CC到地面。

該CDC2516的特點(diǎn)是在 0°C 至 70°C 范圍內(nèi)工作。

特性

  • 使用 CDCVF2510A 作為此設(shè)備的替代品
  • 用于同步DRAM應(yīng)用的鎖相環(huán)時(shí)鐘分配
  • 將一個(gè)時(shí)鐘輸入分配到四個(gè)輸出組
  • 每個(gè)輸出組的單獨(dú)輸出使能
  • 外部反饋引腳 (FBIN) 用于將輸出同步到時(shí)鐘輸入
  • 片內(nèi)串聯(lián)阻尼電阻
  • 無需外部 RC 網(wǎng)絡(luò),工作電壓為 3.3V VCC
  • 采用塑料 48 引腳薄型收縮小外形封裝

參數(shù)

image.png
?1. 產(chǎn)品概述?

  • ?型號?:CDC2516,3.3V供電的相位鎖定環(huán)(PLL)時(shí)鐘驅(qū)動器,專為同步DRAM應(yīng)用設(shè)計(jì)。
  • ?核心功能?:通過PLL技術(shù)將1個(gè)輸入時(shí)鐘(CLK)精確分配至4組輸出(每組4路,共16路),確保低偏移(low-skew)和低抖動(low-jitter)。
  • ?封裝?:48引腳薄型小尺寸封裝(TSSOP),工作溫度范圍0°C至70°C。

?2. 關(guān)鍵特性?

  • ?輸出控制?:每組輸出(1Y-4Y)可通過獨(dú)立使能引腳(1G-4G)單獨(dú)啟用/禁用,禁用時(shí)輸出為低電平。
  • ?集成PLL?:
    • 無需外部RC網(wǎng)絡(luò),內(nèi)置環(huán)路濾波器,減少元件數(shù)量和成本。
    • 反饋引腳(FBIN/FBOUT)用于同步輸出與輸入時(shí)鐘的相位和頻率。
    • 上電或時(shí)鐘信號穩(wěn)定后需1ms鎖定時(shí)間。
  • ?電氣特性?:
    • 工作電壓:3.3V ±10%(3V至3.6V)。
    • 時(shí)鐘頻率范圍:25MHz至125MHz,輸入時(shí)鐘占空比要求40%-60%。
    • 輸出占空比自動調(diào)整為50%,與輸入占空比無關(guān)。

?3. 引腳與功能?

  • ?主要引腳?:
    • ?CLK?(12腳):輸入時(shí)鐘信號。
    • ?FBIN?(37腳)/ ?FBOUT?(35腳):反饋輸入/輸出,需外部短接以完成PLL環(huán)路。
    • ?1G-4G?(9/16/33/40腳):輸出組使能控制(高電平有效)。
    • ?AVCC?(11/38腳):模擬電源,接地可旁路PLL(測試模式)。
  • ?輸出引腳?:每組4路(如1Y0-1Y3),內(nèi)置25Ω串聯(lián)阻尼電阻,適合點(diǎn)對點(diǎn)負(fù)載驅(qū)動。

?4. 性能參數(shù)?

  • ?相位誤差?:典型值±0.7ns(66MHz-100MHz),含抖動總誤差±460ps至150ps。
  • ?輸出偏移?:≤200ps(同負(fù)載條件下)。
  • ?功耗?:模擬電源電流隨頻率線性增加(見圖5),動態(tài)數(shù)字電流最高450mA(3.6V/125MHz)。

?5. 應(yīng)用與替代?

  • ?典型應(yīng)用?:同步DRAM系統(tǒng)的時(shí)鐘分配。
  • ?替代型號?:CDCVF2510A(文檔建議替代方案)。
聲明:本文內(nèi)容及配圖由入駐作者撰寫或者入駐合作網(wǎng)站授權(quán)轉(zhuǎn)載。文章觀點(diǎn)僅代表作者本人,不代表電子發(fā)燒友網(wǎng)立場。文章及其配圖僅供工程師學(xué)習(xí)之用,如有內(nèi)容侵權(quán)或者其他違規(guī)問題,請聯(lián)系本站處理。 舉報(bào)投訴
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