文章來源：學(xué)習(xí)那些事

原文作者：小陳婆婆

本文介紹了半導(dǎo)體封裝技術(shù)中的堆疊封裝技術(shù)和光電組裝技術(shù)。

半導(dǎo)體封裝正快速走向“堆疊+融合”：PoP把邏輯和存儲(chǔ)垂直整合，先測(cè)后疊保良率；光電路組裝用光纖替代銅線，直接把光SMT做進(jìn)基板。兩大技術(shù)同步突破，本文分述如下：

PoP疊層封裝

光電路組裝技術(shù)

PoP疊層封裝

半導(dǎo)體封裝技術(shù)正朝著高頻模塊、多芯片模塊（MCM）、系統(tǒng)級(jí)封裝（SiP）及堆疊封裝（如PoP）方向加速演進(jìn)，傳統(tǒng)封裝與電路板裝配的界限日益模糊，形成半導(dǎo)體裝配與傳統(tǒng)PCB裝配的深度集成。其中，封裝體疊層技術(shù)（Package On Package, PoP）憑借其獨(dú)特的結(jié)構(gòu)優(yōu)勢(shì)與工藝特性，已成為3G/4G/5G移動(dòng)終端、數(shù)碼相機(jī)、AI芯片模塊等高集成度場(chǎng)景的優(yōu)選方案，并在2025年持續(xù)推動(dòng)著封裝工藝的革新與成本優(yōu)化。

PoP的核心特征在于通過垂直堆疊實(shí)現(xiàn)邏輯運(yùn)算單元與存儲(chǔ)單元的緊密集成，通常采用2~4層邏輯+存儲(chǔ)組合，存儲(chǔ)型PoP甚至可達(dá)8層堆疊。

這種結(jié)構(gòu)不僅顯著提升了邏輯運(yùn)算功能與存儲(chǔ)空間密度，更通過“先測(cè)試后堆疊”的工藝路徑實(shí)現(xiàn)了更高的良品率——各層器件在堆疊前可獨(dú)立測(cè)試，有效降低了因單顆芯片失效導(dǎo)致的整體封裝報(bào)廢風(fēng)險(xiǎn)，從而控制了總體生產(chǎn)成本。相較于器件內(nèi)置器件（PIP）技術(shù)，PoP賦予終端用戶更大的器件組合自由度，無需受限于設(shè)計(jì)公司的固定存儲(chǔ)結(jié)構(gòu)，適配性更強(qiáng)，尤其契合移動(dòng)終端對(duì)小型化、高性能與成本敏感的復(fù)合需求。

從工藝實(shí)現(xiàn)層面看，PoP底部通常采用PSvfBGA（Package Stackable very thin fine pitch BGA）作為基座，頂部則搭載Stacked CSP（如FBGA或fine pitch BGA）。典型SMT流程中，頂層CSP需通過助焊劑浸蘸或錫膏轉(zhuǎn)移工藝完成裝配，替代傳統(tǒng)錫膏印刷以避免設(shè)備冗余與工藝復(fù)雜化。此過程中，焊球高度、間距及器件間隙的精確控制成為關(guān)鍵——回流前需確保頂部器件底面與底部器件頂面的間隙滿足模塑高度（0.27~0.35mm）要求，回流后則需監(jiān)控焊球高度與間隙的穩(wěn)定性，以避免應(yīng)力集中引發(fā)的可靠性問題。影響這些尺寸的因素涵蓋焊盤設(shè)計(jì)、焊球尺寸公差、貼裝精度、回流環(huán)境溫度曲線、助焊劑/錫膏蘸取量、元器件及基板翹曲變形等多個(gè)維度，需通過多參數(shù)協(xié)同優(yōu)化實(shí)現(xiàn)封裝可靠性與良率的平衡。

當(dāng)前行業(yè)最新進(jìn)展顯示，PoP技術(shù)正朝著更高集成度、更薄厚度與更優(yōu)熱管理方向突破。例如，采用超薄模塑材料與低應(yīng)力焊料，可將單層模塑高度壓縮至0.25mm以下，支持8層以上存儲(chǔ)堆疊；通過引入熱界面材料（TIM）與微型熱管結(jié)構(gòu)，有效緩解高功率芯片堆疊下的熱集中問題；同時(shí)，結(jié)合AI驅(qū)動(dòng)的工藝仿真與在線檢測(cè)技術(shù)，可實(shí)時(shí)優(yōu)化貼裝精度與回流參數(shù)，將良率提升至99.5%以上。此外，PoP在汽車電子、物聯(lián)網(wǎng)模塊等新興領(lǐng)域的滲透加速，如ADAS芯片與高帶寬存儲(chǔ)器的堆疊封裝，以及邊緣計(jì)算節(jié)點(diǎn)中SiP與PoP的混合集成方案，均體現(xiàn)了該技術(shù)在跨領(lǐng)域應(yīng)用中的靈活性與擴(kuò)展性。

展望未來，PoP技術(shù)將繼續(xù)與先進(jìn)封裝技術(shù)如2.5D/3D TSV、扇出型封裝（Fan-Out）等深度融合，推動(dòng)封裝向“更小、更快、更智能”方向發(fā)展。隨著5G-Advanced、6G通信及AI芯片需求的爆發(fā)，PoP在高頻高速信號(hào)完整性、低功耗設(shè)計(jì)及異構(gòu)集成方面的創(chuàng)新將成為關(guān)鍵突破點(diǎn)，進(jìn)一步模糊封裝與組裝的邊界，重構(gòu)半導(dǎo)體產(chǎn)業(yè)鏈的價(jià)值分配模式，為終端用戶提供更豐富的器件組合選擇與更優(yōu)的成本效益方案。

光電路組裝技術(shù)

光電路組裝技術(shù)作為應(yīng)對(duì)信息化時(shí)代數(shù)據(jù)傳輸瓶頸的關(guān)鍵突破口，正通過光電子技術(shù)與傳統(tǒng)電子電路的深度融合，重構(gòu)高頻高速信號(hào)傳輸?shù)牡讓蛹軜?gòu)。

該技術(shù)以光纖為核心光路載體，將光信號(hào)傳輸容量提升至傳統(tǒng)銅線的數(shù)萬倍，有效解決了高速信號(hào)串音、電磁輻射及布線帶寬限制等核心問題。

從技術(shù)體系架構(gòu)看，光電路組裝涵蓋芯片級(jí)至系統(tǒng)級(jí)的全鏈路集成。

芯片級(jí)聚焦LSI內(nèi)部連接危機(jī)，通過引入激光與光二極管實(shí)現(xiàn)1mm級(jí)光布線，突破金屬布線RC延遲瓶頸；器件級(jí)則推動(dòng)光學(xué)與電子元器件的同基板混合集成，如日本與歐美重點(diǎn)研發(fā)的PLC基板混合光集成技術(shù)，通過無透鏡空間光耦合實(shí)現(xiàn)光路與光纖的直接對(duì)接，布線長(zhǎng)度擴(kuò)展至厘米級(jí)；MCM級(jí)采用氧化聚酰亞氨光路積層一體化技術(shù)，在銅PCB基板上構(gòu)建光電混合型多芯片模塊，光布線長(zhǎng)度達(dá)10~20cm，實(shí)現(xiàn)半導(dǎo)體激光、光二極管與LSI的高密度互連。

板級(jí)層面，光表面組裝技術(shù)（光SMT）成為核心，通過將傳送電信號(hào)的銅導(dǎo)體與光路集成于同一基板，形成光電混合電路基板，支持光器件/模塊的埋置化與高密度布線，當(dāng)前正突破聚合物光纖布線與黏結(jié)劑涂布工藝等關(guān)鍵技術(shù)；部件級(jí)針對(duì)系統(tǒng)級(jí)布線瓶頸，采用多芯光纖替代傳統(tǒng)電纜，實(shí)現(xiàn)輕量、小徑、高速、高密度布線，布線長(zhǎng)度擴(kuò)展至米級(jí)；系統(tǒng)級(jí)則聚焦光源創(chuàng)新，歐美主推全波長(zhǎng)面發(fā)光激光，日本商用化端面激光技術(shù)，形成差異化技術(shù)路徑。

當(dāng)前行業(yè)最新進(jìn)展顯示，光電路組裝技術(shù)正朝著更高集成度、更低功耗與更優(yōu)熱管理方向突破。例如，采用硅基光子集成技術(shù)（PIC）與CMOS工藝的異構(gòu)集成，可將光模塊尺寸壓縮至傳統(tǒng)方案的1/3，功耗降低40%；通過引入低損耗氮化硅光波導(dǎo)與銦鎵砷光電探測(cè)器，實(shí)現(xiàn)200Gbps以上單通道傳輸速率。在應(yīng)用層面，光SMT已廣泛應(yīng)用于數(shù)據(jù)中心高速互連、自動(dòng)駕駛激光雷達(dá)模塊及AI加速卡的光電混合封裝，如英偉達(dá)最新H100 AI芯片采用光電混合封裝技術(shù)，實(shí)現(xiàn)PCIe 5.0接口與光模塊的直接集成，帶寬密度提升3倍；此外，在消費(fèi)電子領(lǐng)域，光電路組裝正推動(dòng)手機(jī)、平板等終端的光學(xué)指紋識(shí)別、3D傳感模塊向更薄、更節(jié)能方向演進(jìn)。

展望未來，光電路組裝技術(shù)將與2.5D/3D TSV、扇出型封裝等先進(jìn)封裝技術(shù)深度融合，推動(dòng)“光-電-熱”協(xié)同設(shè)計(jì)成為主流。隨著6G通信、量子計(jì)算及邊緣AI的爆發(fā)，光電路組裝在高頻高速信號(hào)完整性、低功耗設(shè)計(jì)及異構(gòu)集成方面的創(chuàng)新將成為關(guān)鍵突破點(diǎn)，進(jìn)一步模糊光電封裝的邊界，重構(gòu)半導(dǎo)體產(chǎn)業(yè)鏈的價(jià)值分配模式，為終端用戶提供更優(yōu)的性能密度與成本效益方案，持續(xù)賦能社會(huì)信息化與數(shù)字化的高速發(fā)展。