ADC3683-xEP 使用串行 LVDS （SLVDS） 接口輸出數(shù)據(jù)，從而最大限度地減少數(shù)字互連的數(shù)量。該器件支持雙通道、單通道和半通道選項(xiàng)。該器件采用 40 引腳 QFN 封裝 （5 mm x 5 mm），支持 -55 至 +105?C 的擴(kuò)展溫度范圍
*附件：adc3683-sep.pdf

特性

• 耐輻射（僅限 -SEP）：
  • 單事件閂鎖 （SEL） 免疫高達(dá) LET = 43 MeV-cm2/mg
  • 單事件功能中斷 （SEFI） 表征高達(dá) LET = 43 MeV-cm2/mg
  • 總電離劑量 （TID）：30 krad（Si）
• 增強(qiáng)型產(chǎn)品（-EP 和 -SEP）：
  • 符合 ASTM E595 釋氣規(guī)范
  • 供應(yīng)商物料圖紙 （VID）
  • 溫度范圍：–55°C 至 105°C
  • 一個(gè)制造、組裝和測(cè)試站點(diǎn)
  • 金鍵合絲，NiPdAu 引線表面處理
  • 晶圓批次可追溯性
  • 延長(zhǎng)產(chǎn)品生命周期
• 雙通道、65 MSPS ADC
• 18 位分辨率（無(wú)遺漏代碼）
• 本底噪聲：-160 dBFS/Hz
• 低功耗 94 mW/ch（65MSPS 時(shí)）
• 延遲：1-2 個(gè)時(shí)鐘周期
• INL：±7，DNL：±0.7 LSB（典型值）
• 參考選項(xiàng)：外部或內(nèi)部
• 片上 DSP（可選/可旁路）
  • 抽取 2、4、8、16、32
  • 32 位 NCO
• 串行LVDS數(shù)字接口（2線、1線和1/2線）
• 小尺寸：40-QFN （5x5 mm） 封裝
• 頻譜性能 （fIN = 5MHz）：
  • 信噪比：83.8dBFS
  • SFDR：89dBc HD2、HD3
  • SFDR：101dBFS 最差支線

參數(shù)

方框圖

一、產(chǎn)品基礎(chǔ)信息與核心差異對(duì)比

ADC3683-SEP 與 ADC3683-EP 同屬 ADC3683-xEP 系列，核心架構(gòu)均為 18 位雙通道 65MSPS ADC，共享低功耗、高動(dòng)態(tài)范圍等特性，主要差異集中在抗輻射能力與應(yīng)用場(chǎng)景，具體參數(shù)對(duì)比如下：

二、關(guān)鍵功能特性詳解

1. 模擬輸入與信號(hào)調(diào)理

1.1 輸入特性與保護(hù)

• 輸入范圍與阻抗 ：差分輸入滿(mǎn)量程 3.2Vpp，支持 AC/DC 耦合，輸入共模電壓需匹配 VCM 引腳（0.95V）；差分輸入電阻 8kΩ（100kHz 時(shí)），輸入電容 7pF（100kHz 時(shí)），等效輸入網(wǎng)絡(luò)含采樣開(kāi)關(guān)與寄生電容（如圖 7-1 所示），適配高頻信號(hào)。
• 線性度與誤差 ：增益誤差（外部基準(zhǔn)）典型 ±2.3% FSR，溫度漂移 68ppm/°C；失調(diào)誤差典型 ±130LSB，溫度漂移 ±0.2LSB/°C；轉(zhuǎn)換噪聲 5LSB，確保弱信號(hào)采集精度。
• 抗混疊與濾波 ：需外部配置采樣毛刺濾波器，推薦方案分兩種：DC-30MHz 用 180nH 電感 + 100pF 電容，30-70MHz 用 120nH 電感 + 82pF 電容，抑制采樣噪聲對(duì) SNR 的影響。

1.2 時(shí)鐘與基準(zhǔn)配置

• 時(shí)鐘輸入 ：支持差分 / 單端時(shí)鐘，差分時(shí)鐘需 0.5-3.6Vpp 差分電壓，共模電壓 0.9V；單端時(shí)鐘需 DC 耦合至 0.9V 中心電壓，未使用時(shí)鐘引腳需 AC 耦合接地；時(shí)鐘抖動(dòng)敏感，外部時(shí)鐘抖動(dòng) 100fs 時(shí)，fIN=20MHz 的 SNR 仍達(dá) 83.6dBFS。
• 基準(zhǔn)配置 ：支持三種基準(zhǔn)模式：
  • 內(nèi)部基準(zhǔn)：1.6V（由 1.2V 帶隙基準(zhǔn)經(jīng)增益緩沖生成），需在 VREF 引腳外接 10μF+0.1μF 去耦電容，輸出阻抗 8Ω。
  • 外部 1.6V 基準(zhǔn)：直接接入 VREF 引腳，負(fù)載電流 1mA，適配高精度場(chǎng)景。
  • 外部 1.2V 基準(zhǔn)：接入 REFBUF/CTRL 引腳，經(jīng)內(nèi)部增益緩沖至 1.6V，負(fù)載電流 < 100μA，降低外部基準(zhǔn)功耗。

2. 數(shù)字信號(hào)處理與接口功能

2.1 數(shù)字下變頻器（DDC）

• 核心構(gòu)成 ：集成 32 位 NCO 與數(shù)字混頻器，支持實(shí)抽?。ǖ屯V波，無(wú)混頻）與復(fù)抽?。ɑ祛l + 低通濾波），抽取倍數(shù) 2/4/8/16/32 可選，復(fù)抽取時(shí)信號(hào)幅度衰減 6dB，可通過(guò) 6dB 數(shù)字增益補(bǔ)償（寄存器 0x26 配置）。
• NCO 配置 ：NCO 頻率范圍 ±FS/2，通過(guò) 32 位寄存器（0x2A-2D/0x31-34）配置，公式為；支持相位反轉(zhuǎn)（寄存器 0x25 [0]），配置后需觸發(fā) MIX_RES（0x26 [5/1]）更新 NCO。
• 濾波特性 ：復(fù)抽取時(shí)阻帶衰減≥85dB，通帶帶寬約 80% 輸出速率；實(shí)抽取通帶帶寬為復(fù)抽取的 1/2，適配不同帶寬需求的信號(hào)采集。

2.2 串行 LVDS 接口

• 接口模式 ：支持三種輸出模式，通過(guò)寄存器 0x07 配置：
  • 2 路模式：每通道分 2 路輸出，65MSPS 時(shí) DCLK=585MHz，數(shù)據(jù)速率 292.5Mbps / 路。
  • 1 路模式：每通道 1 路輸出，65MSPS 時(shí) DCLK=585MHz，數(shù)據(jù)速率 585Mbps / 路。
  • 1/2 路模式：雙通道共享 1 路輸出，65MSPS 時(shí) DCLK=1.17GHz，數(shù)據(jù)速率 1.17Gbps / 路。
• 數(shù)據(jù)格式 ：18 位結(jié)果以 24 位數(shù)據(jù)包輸出（MSB 優(yōu)先），支持二進(jìn)制補(bǔ)碼（默認(rèn)）/ 偏移二進(jìn)制（寄存器 0x8F/0x92 配置），輸出分辨率 14-20 位可調(diào)（14/16 位截?cái)?LSB，20 位補(bǔ) 0）。
• 同步功能 ：通過(guò) PDN/SYNC 引腳或 SPI（寄存器 0x0E）同步多器件，同步信號(hào)需滿(mǎn)足 500ps 建立時(shí)間與 600ps 保持時(shí)間，確保多 ADC 通道對(duì)齊。

2.3 特殊功能

• 通道平均 ：開(kāi)啟后將兩通道輸入信號(hào)內(nèi)部平均（A+B)/2，非相關(guān)噪聲降低 3dB，需配置 DDC MUX（0x24 [4:3]=11）與通道平均使能（0x24 [5]=1），適配高精度測(cè)量場(chǎng)景。
• 數(shù)據(jù)加擾 ：2 路模式專(zhuān)屬功能，通過(guò) XOR 操作隨機(jī)化數(shù)據(jù)（寄存器 0x22 [6] 使能），降低地彈噪聲對(duì)模擬性能的干擾，需重新配置位映射確保每路僅傳輸樣本的一半（如 D0-D8/D9-D17）。
• 測(cè)試模式 ：支持固定圖案、斜坡圖案輸出（寄存器 0x14-16 配置），固定圖案由 18 位自定義數(shù)據(jù)（0x14-16）決定，斜坡步長(zhǎng)需匹配分辨率（14 位用 0x00010，16 位用 0x00004，18 位用 0x00001）。

3. 抗輻射與可靠性（僅 ADC3683-SEP）

• 單粒子效應(yīng) ：?jiǎn)瘟Ｗ渔i定（SEL）免疫，LET 閾值 43MeV-cm2/mg；單粒子功能中斷（SEFI）LET 閾值 43MeV-cm2/mg，適應(yīng)太空輻射環(huán)境。
• 總電離劑量 ：耐受 30krad (Si)，器件參數(shù)在輻射后仍保持穩(wěn)定，滿(mǎn)足衛(wèi)星等長(zhǎng)壽命航天應(yīng)用需求。
• 封裝與工藝 ：采用 40 引腳 WQFN 封裝（5mm×5mm），金鍵合線、NiPdAu 引腳鍍層， wafer 批次可追溯，延長(zhǎng)產(chǎn)品生命周期。

三、電氣規(guī)格詳情（典型值，TA=25°C，AVDD=IOVDD=1.8V，外部 1.6V 基準(zhǔn)）

3.1 供電與電流特性

3.2 AC 性能指標(biāo)（fIN=5MHz，-1dBFS 輸入）

3.3 數(shù)字接口電氣特性

四、寄存器配置體系

器件含多組寄存器，核心功能通過(guò) SPI 配置，關(guān)鍵寄存器分類(lèi)如下：

4.1 基礎(chǔ)配置寄存器

4.2 DDC 與 NCO 配置寄存器

4.3 輸出接口與測(cè)試模式寄存器

五、應(yīng)用設(shè)計(jì)與布局建議

5.1 典型應(yīng)用場(chǎng)景

該系列 ADC 主要面向航天級(jí)高精度采集，具體場(chǎng)景包括：

• 衛(wèi)星光通信載荷 ：接收端高頻光信號(hào)轉(zhuǎn)換為電信號(hào)后，經(jīng) ADC 采集，DDC 降速后傳輸至基帶處理。
• 衛(wèi)星成像載荷 ：多通道圖像信號(hào)同步采集，通道平均功能提升動(dòng)態(tài)范圍，適配弱光成像場(chǎng)景。
• 衛(wèi)星雷達(dá) / LIDAR ：雷達(dá)回波信號(hào)采集，高 SFDR 抑制雜散，確保目標(biāo)探測(cè)精度。

5.1.1 頻譜分析儀應(yīng)用方案

• 電路結(jié)構(gòu) ：?jiǎn)味诵盘?hào)經(jīng) THS4541 全差分放大器轉(zhuǎn)換為差分信號(hào)，經(jīng) 180nH+100pF 毛刺濾波器后輸入 ADC；時(shí)鐘采用低抖動(dòng)差分時(shí)鐘源（如 CDCE6214），基準(zhǔn)選用 REF7016（1.6V）；ADC 輸出經(jīng) LVDS 傳輸至 FPGA，DDC 配置為 8 倍復(fù)抽取，降低 FPGA 處理速率。
• 關(guān)鍵參數(shù) ：fIN=20MHz 時(shí) SNR=77.6dBFS，SFDR=76dBc，滿(mǎn)足中頻信號(hào)頻譜分析需求。

5.2 電源與布局設(shè)計(jì)要點(diǎn)

5.2.1 電源配置

• 供電體系 ：需兩路 1.8V 電源，AVDD 為模擬電路供電（含 ADC、基準(zhǔn)），IOVDD 為數(shù)字接口供電（LVDS、SPI），無(wú)上電順序要求；推薦供電方案：5-12V 輸入經(jīng) TPS7H4010-SEP 開(kāi)關(guān)電源降壓，再經(jīng) TPS73801-SE LDO 穩(wěn)壓至 1.8V，降低電源噪聲。
• 去耦配置 ：AVDD、IOVDD 引腳均需并聯(lián) 10μF+0.1μF 陶瓷電容，靠近引腳布局；VREF 引腳并聯(lián) 10μF+0.1μF 電容，REFBUF/CTRL 引腳（外部 1.2V 基準(zhǔn)時(shí)）同樣并聯(lián) 10μF+0.1μF 電容，抑制基準(zhǔn)噪聲。

5.2.2 PCB 布局準(zhǔn)則

• 分區(qū)布局 ：模擬部分（AINxP/AINxM、VREF、REFBUF/CTRL）與數(shù)字部分（LVDS 接口、SPI）嚴(yán)格分區(qū)，模擬路徑避免穿越數(shù)字區(qū)域；時(shí)鐘路徑獨(dú)立布線，遠(yuǎn)離電源噪聲源。
• 差分對(duì)布線 ：模擬輸入、時(shí)鐘輸入、LVDS 輸出均需 100Ω 差分對(duì)布線，長(zhǎng)度差≤5mil，減少相位偏移；模擬輸入差分對(duì)遠(yuǎn)離時(shí)鐘差分對(duì)，間距≥2 倍線寬，降低串?dāng)_。
• 接地處理 ：暴露熱焊盤(pán)（面積 5.2mm×5.2mm）必須接地，通過(guò)過(guò)孔連接至內(nèi)層接地平面；AVDD 與 IOVDD 的接地分別獨(dú)立，最終單點(diǎn)連接，避免數(shù)字噪聲串入模擬地。

六、封裝與訂購(gòu)信息

6.1 封裝規(guī)格

• 封裝類(lèi)型 ：40 引腳 WQFN（型號(hào) RSB），尺寸 5mm×5mm，引腳間距 0.5mm，最大高度 0.8mm，暴露熱焊盤(pán)用于散熱，熱阻參數(shù)：RθJA=30.7°C/W，RθJB=10.5°C/W。
• 焊接要求 ：MSL 等級(jí) 3（260°C 峰值回流，168 小時(shí)濕敏存儲(chǔ)），推薦鋼網(wǎng)厚度 0.1mm，熱焊盤(pán)焊接覆蓋率≥75%，確保散熱與機(jī)械穩(wěn)定性。