隨著摩爾定律逐漸接近物理極限，傳統(tǒng)的二維集成電路技術(shù)在性能提升和芯片密度方面遇到了瓶頸。為了滿足日益增長(zhǎng)的高性能計(jì)算、人工智能等應(yīng)用需求，3D IC技術(shù)應(yīng)運(yùn)而生，通過將多個(gè)芯片和器件在垂直方向上進(jìn)行堆疊，極大地提高了芯片的集成度和性能，成為未來集成電路產(chǎn)業(yè)的重要發(fā)展方向。然而，3D IC在設(shè)計(jì)過程中也面臨著諸多技術(shù)挑戰(zhàn)。

高效協(xié)同平臺(tái)，重塑異構(gòu)復(fù)雜設(shè)計(jì)范式

3D IC的設(shè)計(jì)復(fù)雜度遠(yuǎn)超傳統(tǒng)平面IC，其核心在于需要將不同功能、不同工藝的芯片集成在一起，形成一個(gè)高性能的系統(tǒng)。這種復(fù)雜的設(shè)計(jì)過程通常涉及多個(gè)工程團(tuán)隊(duì)的分布式設(shè)計(jì)，而缺乏統(tǒng)一的設(shè)計(jì)管理環(huán)境使得跨系統(tǒng)連接規(guī)劃和協(xié)調(diào)變得極為困難。與此同時(shí)，3D IC的設(shè)計(jì)規(guī)模不斷擴(kuò)大，目前業(yè)界領(lǐng)先的3D IC已有多達(dá)百萬個(gè)管腳，這對(duì)設(shè)計(jì)工具的性能和效率提出了極高的要求。

2024年，西門子EDA推出Innovator3D IC解決方案，助力IC設(shè)計(jì)師高效創(chuàng)建、仿真和管理異構(gòu)集成的2.5D/3D IC設(shè)計(jì)。設(shè)計(jì)團(tuán)隊(duì)能夠高效管理3D IC系統(tǒng)數(shù)據(jù)并實(shí)現(xiàn)有效關(guān)聯(lián)，不僅可以一鍵導(dǎo)出文件至仿真與驗(yàn)證工具，快速執(zhí)行評(píng)估，而且清晰的數(shù)據(jù)傳遞能夠助力設(shè)計(jì)團(tuán)隊(duì)精準(zhǔn)預(yù)測(cè)和規(guī)避下游問題。

2025年6月，Innovator3D IC套件發(fā)布，具備強(qiáng)大的多線程與多核處理能力，可為500多萬管腳的設(shè)計(jì)提供優(yōu)化的性能。其中，Innovator3D IC Integrator，可通過統(tǒng)一數(shù)據(jù)模型構(gòu)建數(shù)字孿生的整合集成環(huán)境，以用于設(shè)計(jì)規(guī)劃、原型驗(yàn)證及預(yù)測(cè)分析；Innovator3D IC Layout解決方案，可用于“設(shè)計(jì)即正確”封裝中介層與基底實(shí)現(xiàn)；Innovator3D IC Protocol Analyzer，可用于芯粒間及裸片間接口合規(guī)性分析；Innovator3D IC Data Management，可以解決設(shè)計(jì)的復(fù)雜性、協(xié)作性和可靠性，以及設(shè)計(jì)數(shù)據(jù)IP的在研管理。

Innovator3D IC還支持通過LEF/DEF進(jìn)行層次化器件規(guī)劃，可在短短幾分鐘內(nèi)構(gòu)建擁有百萬個(gè)引腳的Chiplet（小芯片），并提供高效的ECO（工程變更指令）流程。它能夠在層次化數(shù)據(jù)模型之上，將芯片/小芯片、中介層、封裝基板乃至系統(tǒng)PCB建模為多層級(jí)的器件層次結(jié)構(gòu)，即使在涉及超過五千萬個(gè)引腳的設(shè)計(jì)組裝中，也能展現(xiàn)出卓越的可擴(kuò)展性、容量和性能。

此外，西門子EDA的物理設(shè)計(jì)工具xPD及Aprisa進(jìn)一步提供了創(chuàng)新的設(shè)計(jì)自動(dòng)化、驗(yàn)證、優(yōu)化和良率增強(qiáng)技術(shù)，確保客戶的Layout設(shè)計(jì)滿足所有性能、制造和可靠性要求。這些工具的強(qiáng)大設(shè)計(jì)性能專為復(fù)雜設(shè)計(jì)而生，目前已支持總引腳超過200萬管腳的復(fù)雜設(shè)計(jì)。與此同時(shí)，xPD也支持多用戶異地實(shí)時(shí)協(xié)同設(shè)計(jì)，極大地提高了團(tuán)隊(duì)協(xié)作效率并縮短了設(shè)計(jì)周期。

堆疊驗(yàn)證全覆蓋，筑牢3D IC可靠性

3D IC系統(tǒng)由多顆芯片堆疊而成，驗(yàn)證這些芯片在堆疊后是否正確連接，這不僅涉及芯片間的DRC（設(shè)計(jì)規(guī)則檢查）和LVS（電路與版圖對(duì)比驗(yàn)證），尤其當(dāng)芯片采用不同制造工藝時(shí)，如何實(shí)現(xiàn)自動(dòng)且高效的準(zhǔn)確驗(yàn)證，成為一個(gè)亟待解決的難題。此外，芯片堆疊連接后，整個(gè)ESD（靜電放電）網(wǎng)絡(luò)和路徑可能會(huì)發(fā)生本質(zhì)變化，如何驗(yàn)證新ESD網(wǎng)絡(luò)和路徑的可靠性變得更為復(fù)雜。

西門子EDA針對(duì)這些驗(yàn)證挑戰(zhàn)，擴(kuò)展了其Calibre平臺(tái)。Calibre 3DStack工具能夠自動(dòng)化檢查die引腳版圖是否對(duì)準(zhǔn)以及3D IC的LVS，確保芯片間的連接正確無誤。同時(shí)，Calibre 3DPERC和mPower工具可以驗(yàn)證die堆疊之后的可靠性問題，例如ESD、EMIR等。

伴隨著復(fù)雜的3D IC設(shè)計(jì)系統(tǒng)，同時(shí)也帶來了更多的系統(tǒng)性能問題，如信號(hào)完整性、電源完整性等。西門子EDA提供組合Calibre xACT和HyperLynx SI，以及mPower和HyperLynx PI，可以對(duì)芯片、系統(tǒng)和PCB建模，并能夠進(jìn)行結(jié)合的仿真分析，保證整個(gè)3D IC系統(tǒng)的仿真結(jié)果和精度。此方案還可以嵌入到設(shè)計(jì)流程中進(jìn)行快速仿真，提升仿真收益。

前瞻性分析，解決散熱和應(yīng)力難題

在3D堆疊結(jié)構(gòu)中，每顆芯片工作時(shí)產(chǎn)生的熱量難以有效散發(fā)，熱量的堆積會(huì)導(dǎo)致晶體管結(jié)溫和金屬互聯(lián)線溫度的升高，從而影響芯片的性能，甚至損壞芯片。如何仿真3D IC的散熱情況，并將溫度分布反饋到每個(gè)芯片的器件來驗(yàn)證對(duì)性能的影響，是芯片設(shè)計(jì)工程師不得不面對(duì)的問題。

西門子EDA推出的Calibre 3DThermal軟件，可針對(duì)3D IC中的熱效應(yīng)進(jìn)行分析、驗(yàn)證與調(diào)試。該工具可以讓芯片設(shè)計(jì)人員能夠從芯片和封裝設(shè)計(jì)的早期內(nèi)部探索到signoff階段，對(duì)熱效應(yīng)進(jìn)行快速建模和可視化呈現(xiàn)。它能夠幫助用戶分析芯片堆疊之后的散熱效果以及每個(gè)芯片上單元級(jí)別的熱分布狀況，從而仿真分析散熱對(duì)每個(gè)芯片的性能的影響，進(jìn)而優(yōu)化芯片的布局布線或封裝設(shè)計(jì)，有效解決散熱問題。

此外，隨著2.5D/3D IC架構(gòu)的裸片厚度降低及封裝工藝溫度升高，高溫會(huì)給芯片帶來新的應(yīng)力，從而導(dǎo)致器件的電學(xué)性能發(fā)生偏移，如何預(yù)估這種應(yīng)力對(duì)芯片電學(xué)性能的影響也是一個(gè)難題。

Calibre 3DStress正是針對(duì)這一挑戰(zhàn)而推出，支持在3D IC封裝場(chǎng)景下對(duì)熱-機(jī)械應(yīng)力及翹曲進(jìn)行晶體管級(jí)精確分析、驗(yàn)證與調(diào)試，使芯片設(shè)計(jì)師能夠在開發(fā)早期評(píng)估芯片封裝交互作用對(duì)設(shè)計(jì)功能的影響。這種前瞻性分析不僅可預(yù)防后期失效，提升設(shè)計(jì)效率、良率及可靠性，還能優(yōu)化設(shè)計(jì)以提升性能與耐用性。

3D IC技術(shù)作為未來集成電路重要的發(fā)展方向，具有廣闊的應(yīng)用前景。西門子EDA憑借創(chuàng)新的、豐富的工具鏈，為3D IC的設(shè)計(jì)協(xié)同、堆疊驗(yàn)證、散熱和應(yīng)力等問題提供了全面的解決方案，助力行業(yè)突破技術(shù)瓶頸。未來，隨著工藝進(jìn)步和市場(chǎng)需求的推動(dòng)，3D IC有望在更多領(lǐng)域?qū)崿F(xiàn)突破，而西門子EDA將繼續(xù)引領(lǐng)技術(shù)創(chuàng)新，為3D IC的可持續(xù)發(fā)展注入強(qiáng)大動(dòng)力。