在當(dāng)今快速發(fā)展的科技時(shí)代，半導(dǎo)體行業(yè)正經(jīng)歷著前所未有的變革。隨著汽車(chē)智能化、電動(dòng)化的不斷推進(jìn)，人們對(duì)車(chē)載影音娛樂(lè)、智能交互、智能駕駛提出了全新的需求，促進(jìn)了座艙和智駕芯片等汽車(chē)IC的發(fā)展與變革；與此同時(shí)，隨著芯片制造工藝接近物理極限，傳統(tǒng)的集成電路在性能提升和功耗降低方面遇到了瓶頸，3D IC也迎來(lái)了快速發(fā)展，作為先進(jìn)的封裝技術(shù)通過(guò)垂直堆疊多個(gè)芯片，提高芯片密度和性能，從而延續(xù)摩爾定律；此外，AI技術(shù)在芯片設(shè)計(jì)工具上的應(yīng)用也迎來(lái)了大發(fā)展，EDA工具的自動(dòng)化、智能化能夠加速設(shè)計(jì)過(guò)程，減少人為錯(cuò)誤，提高整體設(shè)計(jì)質(zhì)量。

西門(mén)子EDA工具以其先進(jìn)的技術(shù)和解決方案，在全球半導(dǎo)體設(shè)計(jì)領(lǐng)域扮演著舉足輕重的角色。本文將從汽車(chē)IC、3D IC和EDA AI三個(gè)方向，深入探討西門(mén)子EDA工具如何助力行業(yè)克服技術(shù)挑戰(zhàn)，推動(dòng)創(chuàng)新發(fā)展。

助力應(yīng)對(duì)汽車(chē)IC革新的技術(shù)趨勢(shì)與挑戰(zhàn)

汽車(chē)芯片作為現(xiàn)代汽車(chē)電子系統(tǒng)的基石，正面臨著汽車(chē)智能化和電動(dòng)化帶來(lái)的技術(shù)革新。越來(lái)越多的汽車(chē)芯片采用先進(jìn)工藝進(jìn)行開(kāi)發(fā)和制造，用于實(shí)現(xiàn)更復(fù)雜更先進(jìn)的功能，譬如高級(jí)駕駛輔助系統(tǒng)（ADAS）。這些高級(jí)功能需要芯片提供大量的處理能力以實(shí)現(xiàn)最佳能效，這就要求制造出大型、復(fù)雜的芯片，超大規(guī)模的汽車(chē)芯片對(duì)設(shè)計(jì)和驗(yàn)證提出了新的挑戰(zhàn)。

與此同時(shí)，“軟件定義汽車(chē)”的趨勢(shì)下，軟件的差異化才更能凸顯出品牌的價(jià)值，OEMs需要盡可能“左移”開(kāi)發(fā)工作，運(yùn)行真實(shí)的負(fù)載，包括OS和APP，對(duì)系統(tǒng)的綜合性能進(jìn)行評(píng)估。

另外，功能安全也是汽車(chē)芯片設(shè)計(jì)公司和IP公司關(guān)注的焦點(diǎn)，車(chē)規(guī)級(jí)芯片必須嚴(yán)格遵守汽車(chē)行業(yè)的功能安全標(biāo)準(zhǔn)，諸如ISO 26262等。過(guò)去行業(yè)內(nèi)設(shè)計(jì)符合ASIL-B級(jí)別的車(chē)載信息娛樂(lè)系統(tǒng)、座艙等所用的車(chē)規(guī)芯片較為普遍。而近年來(lái)，針對(duì)更高要求的ASIL-D級(jí)別設(shè)計(jì)的芯片逐漸增多，尤其是在和ADAS相關(guān)的芯片領(lǐng)域。

車(chē)規(guī)芯片設(shè)計(jì)流程中的安全分析與安全驗(yàn)證在各項(xiàng)安全相關(guān)的工作中占據(jù)了項(xiàng)目團(tuán)隊(duì)的大量精力。對(duì)于初次涉足車(chē)規(guī)芯片設(shè)計(jì)與驗(yàn)證的廠商而言，面臨著一系列與常規(guī)芯片截然不同的挑戰(zhàn)，包括車(chē)規(guī)芯片特有的流程要求、專用工具以及遵循ISO26262標(biāo)準(zhǔn)的方法學(xué)等，迫切需要得到在車(chē)規(guī)芯片功能安全方面擁有豐富經(jīng)驗(yàn)的技術(shù)團(tuán)隊(duì)的咨詢指導(dǎo)和幫助。

西門(mén)子EDA工具在汽車(chē)芯片設(shè)計(jì)上提供了全面的解決方案。西門(mén)子EDA的Tessent解決方案能夠從可測(cè)試性設(shè)計(jì)的角度幫助汽車(chē)芯片實(shí)現(xiàn)車(chē)規(guī)功能安全。Tessent LogicBIST是業(yè)界知名的邏輯內(nèi)建自測(cè)試解決方案，可以復(fù)用掃描測(cè)試壓縮邏輯，在極小的面積開(kāi)銷條件下實(shí)現(xiàn)片內(nèi)掃描自測(cè)試能力，其OST技術(shù)大大縮短測(cè)試時(shí)間、提高測(cè)試覆蓋率，滿足ASIL-D等級(jí)的覆蓋率和診斷時(shí)間間隔要求。MBIST可以支持上下電和系統(tǒng)運(yùn)行中的測(cè)試和修復(fù)，進(jìn)行非破壞性內(nèi)存測(cè)試。DefectSim工具針對(duì)模擬IP生成FMEDA指標(biāo)估計(jì)值，助力ISO26262流程認(rèn)證。嵌入式分析電路和軟件套組監(jiān)控系統(tǒng)安全運(yùn)行，增強(qiáng)網(wǎng)絡(luò)安全功能。Tessent的DFT技術(shù)提供高質(zhì)量測(cè)試，基于工藝和設(shè)計(jì)特征生成面向缺陷的故障模型，致力實(shí)現(xiàn)0DPPM目標(biāo)。

Tessent車(chē)規(guī)DFT解決方案在MCU、座艙、智駕等汽車(chē)芯片設(shè)計(jì)用戶中也廣受青睞，收獲了非常多的成功案例。其特有的OST技術(shù)幫助瑞薩的汽車(chē)芯片把LBIST測(cè)試時(shí)間縮短了5倍；幫助英飛凌把LBIST測(cè)試時(shí)間縮短了十余倍，大大縮短了這些汽車(chē)芯片的容錯(cuò)時(shí)間間隔（FTTI），從而提升了安全響應(yīng)速度（發(fā)表于ITC 2019）；還助力了國(guó)內(nèi)首顆ASIL-B等級(jí)的ADAS芯片成功推向市場(chǎng)（發(fā)表于ITC 2022）。

另外，西門(mén)子EDA的Austemper功能安全平臺(tái)，可以顯著提升用戶在芯片設(shè)計(jì)的安全分析與安全驗(yàn)證方面的效率，為完成項(xiàng)目贏得寶貴的時(shí)間。其卓越的安全分析工具SafetyScope，具有快速的安全機(jī)制探索功能。先進(jìn)的故障仿真工具KaleidoScope，具有分布式和并行處理機(jī)制，以及Stimulus Grading等功能，有效提升了故障仿真的效率。

同時(shí)，西門(mén)子EDA還擁有一支實(shí)力雄厚的功能安全FuSa Service服務(wù)團(tuán)隊(duì)，匯聚眾多擁有十多年功能安全實(shí)踐經(jīng)驗(yàn)的資深專家，包含ISO 26262標(biāo)準(zhǔn)委員會(huì)的成員。FuSa Service服務(wù)從深入分析并分解車(chē)規(guī)芯片的安全需求，到提出針對(duì)性的安全機(jī)制建議，再到通過(guò)FMEA/FMEDA的迭代實(shí)施，以及執(zhí)行故障注入仿真以準(zhǔn)確獲取SPFM、LFM等關(guān)鍵指標(biāo)，團(tuán)隊(duì)能夠全方位支持客戶，確保車(chē)規(guī)芯片滿足ASIL-B或D的嚴(yán)格要求。目前，Austemper平臺(tái)和FuSa Service團(tuán)隊(duì)已贏得了客戶的廣泛贊譽(yù)，成功助力多家國(guó)內(nèi)頂尖汽車(chē)芯片企業(yè)達(dá)成ASIL-B和ASIL-D車(chē)規(guī)芯片的安全目標(biāo)，業(yè)務(wù)范圍廣泛覆蓋智能座艙、激光雷達(dá)、ADAS、高性能MCU等車(chē)規(guī)芯片的核心領(lǐng)域。

西門(mén)子EDA在2024年發(fā)布了全新一代的Veloce CS平臺(tái)，滿足汽車(chē)芯片日益增長(zhǎng)的容量和運(yùn)行速度需求。其中Veloce Strato CS可以提供440億門(mén)的容量，運(yùn)行速度較上一代提升了5倍。Veloce Primo CS在保持Strato CS使用模式一致性的前提下，進(jìn)一步提升了至多5倍的運(yùn)行速度。還有，Veloce proFPGA CS可以賦能軟件團(tuán)隊(duì)在原型平臺(tái)上運(yùn)行Linux，甚至Android系統(tǒng)，提供了進(jìn)行驅(qū)動(dòng)開(kāi)發(fā)和系統(tǒng)測(cè)試的高效平臺(tái)。如今，已有客戶通過(guò)Veloce Strato上的Veloce Power APP，能夠在78分鐘內(nèi)完成整個(gè)500μs運(yùn)行時(shí)間的功耗變化包絡(luò)圖，大幅提升了系統(tǒng)功耗預(yù)估和優(yōu)化的效率。

選對(duì)工具讓3D IC設(shè)計(jì)更輕松

后摩爾時(shí)代下，隨著人工智能、智能汽車(chē)、物聯(lián)網(wǎng)等市場(chǎng)的快速發(fā)展，高性能、低功耗芯片的需求急劇增加，為3D IC封裝技術(shù)的發(fā)展提供了強(qiáng)大的市場(chǎng)驅(qū)動(dòng)力。

3D IC封裝將多個(gè)芯片和存儲(chǔ)器進(jìn)行3D堆疊，結(jié)合TSV、混合鍵合、RDL中介層以及高密度基板等技術(shù)來(lái)達(dá)成，滿足了更高的存儲(chǔ)讀寫(xiě)帶寬和更強(qiáng)芯片性能的需求。然而，也帶來(lái)了集成硅芯片、中介層和封裝基板的3D IC系統(tǒng)技術(shù)最佳化的挑戰(zhàn)。

在3D IC設(shè)計(jì)過(guò)程中，芯片設(shè)計(jì)廠商面臨很多挑戰(zhàn)：首先是設(shè)計(jì)管理環(huán)境的缺失，由于3D IC設(shè)計(jì)涉及不同工藝流程和多個(gè)工程師的分布式設(shè)計(jì)，缺乏統(tǒng)一的設(shè)計(jì)管理環(huán)境，使得跨系統(tǒng)連接規(guī)劃和協(xié)調(diào)變得困難。其次，3D IC設(shè)計(jì)復(fù)雜度迅速提升，特別是面對(duì)多達(dá)百萬(wàn)級(jí)別的Pin腳，需要高性能的設(shè)計(jì)工具來(lái)提高設(shè)計(jì)效率。再者，復(fù)雜的3D IC設(shè)計(jì)系統(tǒng)帶來(lái)了諸多系統(tǒng)性能問(wèn)題，如信號(hào)完整性、電源完整性、熱仿真、應(yīng)力仿真及可測(cè)試性仿真等，這些都需要得到有效解決。

此外，3D IC系統(tǒng)在生產(chǎn)前需要經(jīng)過(guò)嚴(yán)格的系統(tǒng)驗(yàn)證，包括功能驗(yàn)證、版圖實(shí)現(xiàn)及驗(yàn)證、堆疊的互聯(lián)驗(yàn)證及生產(chǎn)驗(yàn)證等，以確保設(shè)計(jì)質(zhì)量。這些挑戰(zhàn)要求設(shè)計(jì)廠商采用更先進(jìn)的技術(shù)和工具，以應(yīng)對(duì)3D IC設(shè)計(jì)中的復(fù)雜性和不確定性。

2024年，西門(mén)子 EDA推出的Innovator3D IC多物理場(chǎng)協(xié)同設(shè)計(jì)平臺(tái)能全面助力解決客戶的各類挑戰(zhàn)。該平臺(tái)為設(shè)計(jì)人員提供了一個(gè)圖形環(huán)境中的完整環(huán)境，以提供早期、快速、高效的多基板集成和設(shè)計(jì)管理，包括Die、中介層、封裝基板及PCB等數(shù)據(jù)，這使設(shè)計(jì)團(tuán)隊(duì)能夠高效管理整個(gè)3D IC系統(tǒng)的數(shù)據(jù)并進(jìn)行有效關(guān)聯(lián)，實(shí)現(xiàn)連接和分配的正確平衡，以獲得最佳性能、成本和可制造性，從而減少迭代次數(shù)和縮短周期時(shí)間。

面對(duì)信號(hào)完整性及電源完整性的關(guān)鍵仿真需求，西門(mén)子EDA提供組合Calibre xACT和Hyperlynx SI，以及mPower和Hyperlynx PI，對(duì)芯片、系統(tǒng)和PCB進(jìn)行建模，完成后進(jìn)行結(jié)合的仿真分析，保證整個(gè)3D IC系統(tǒng)的仿真結(jié)果和精度，此方案還可以嵌入到設(shè)計(jì)流程中進(jìn)行快速仿真，提升仿真收益。

西門(mén)子EDA的層次化LEF/DEF可以進(jìn)行層次化器件規(guī)劃，在幾分鐘內(nèi)構(gòu)建數(shù)百萬(wàn)個(gè)引腳的Chiplet（小芯片），并提供一個(gè)高效的ECO流程。能夠在層次化數(shù)據(jù)模型之上，將芯片/小芯片、中介層、封裝基板甚至系統(tǒng)PCB建模為不同層級(jí)的器件層次結(jié)構(gòu)，即使在五千萬(wàn)個(gè)以上引腳設(shè)計(jì)組裝上也具有可擴(kuò)展性、容量和性能。

另外，針對(duì)芯片間的連接和堆疊驗(yàn)證，西門(mén)子EDA擴(kuò)展了Calibre平臺(tái)，推出了Calibre 3DStack來(lái)自動(dòng)化檢查Die引腳版圖的對(duì)準(zhǔn)以及3D IC的LVS；推出了3DPERC和mPower來(lái)進(jìn)一步驗(yàn)證Die堆疊之后的可靠性問(wèn)題，如ESD、EMIR問(wèn)題；同時(shí)推出3DThermal，幫助用戶分析芯片堆疊之后的散熱效果以及每個(gè)芯片上單元級(jí)別的熱分布狀況，仿真分析散熱對(duì)每個(gè)芯片的性能的影響，進(jìn)而優(yōu)化芯片的布局布線或封裝設(shè)計(jì)，另外還有堆疊芯片應(yīng)力仿真分析等等。

西門(mén)子EDA工具在眾多下游客戶的3D IC設(shè)計(jì)中提供了關(guān)鍵支持。如，協(xié)助Chipletz公司滿足其高容量設(shè)計(jì)能力的需求，處理越來(lái)越多的芯片和器件集成，以實(shí)現(xiàn)高性能和高密度的設(shè)計(jì)。

此外，Intel通過(guò)西門(mén)子EDA工具中的預(yù)測(cè)分析功能，實(shí)現(xiàn)了更智能的集成規(guī)劃和原型設(shè)計(jì)平臺(tái)，從而加速了新技術(shù)的開(kāi)發(fā)。西門(mén)子EDA工具能夠?qū)υO(shè)計(jì)進(jìn)行早期驗(yàn)證與優(yōu)化，讓Intel能夠在設(shè)計(jì)階段更早地識(shí)別并解決潛在問(wèn)題，從而縮短開(kāi)發(fā)周期并提高產(chǎn)品質(zhì)量。

值得一提的是，日月光半導(dǎo)體攜手西門(mén)子EDA，開(kāi)發(fā)了一套完全驗(yàn)證的ADK，幫助客戶在物理設(shè)計(jì)前后通過(guò)穩(wěn)定的圖形界面，高效創(chuàng)建并評(píng)估復(fù)雜的FOCoS封裝。該ADK采用西門(mén)子EDA技術(shù)并集成到日月光半導(dǎo)體的設(shè)計(jì)流程中，可將FOCoS封裝的規(guī)劃和驗(yàn)證周期縮短30%至50%。這一流程讓日月光半導(dǎo)體能夠與客戶快速協(xié)同設(shè)計(jì)，并實(shí)時(shí)解決物理驗(yàn)證問(wèn)題。

AI賦能EDA加速芯片設(shè)計(jì)

芯片設(shè)計(jì)是一個(gè)復(fù)雜的系統(tǒng)化設(shè)計(jì)，驗(yàn)證環(huán)節(jié)和優(yōu)化環(huán)節(jié)是最耗費(fèi)時(shí)間和精力的階段，也是最容易出錯(cuò)的地方。為了減少錯(cuò)誤，EDA工具的自動(dòng)化、智能化就顯得尤為重要。AI技術(shù)在EDA領(lǐng)域的應(yīng)用正逐漸成熟，為芯片設(shè)計(jì)領(lǐng)域帶來(lái)了革命性的變化，可以顯著提高設(shè)計(jì)效率和質(zhì)量，降低成本，并加速產(chǎn)品的上市時(shí)間。

西門(mén)子 EDA 的 AI 工具在芯片設(shè)計(jì)流程的前端驗(yàn)證、后端優(yōu)化、物理驗(yàn)證、測(cè)試與良率提升等環(huán)節(jié)能夠發(fā)揮非常重要的作用，顯著提高研發(fā)效率并降低錯(cuò)誤率。如，西門(mén)子EDA的Solido智能化平臺(tái)是面向定制IC設(shè)計(jì)及驗(yàn)證的全套解決方案的引領(lǐng)者。Solido平臺(tái)包括工藝偏差設(shè)計(jì)及驗(yàn)證、單元庫(kù)特征化及驗(yàn)證、IP驗(yàn)證以及模擬及數(shù)?；旌戏抡娣桨?，由專有的AI技術(shù)提供支持，適用于高性能計(jì)算、人工智能、物聯(lián)網(wǎng)、汽車(chē)和移動(dòng)應(yīng)用等領(lǐng)域。

Solido Simulation Suite是西門(mén)子EDA推出的新一代模擬和數(shù)模混合仿真技術(shù)，以AI技術(shù)為基礎(chǔ)，充分考慮到下一代工藝節(jié)點(diǎn)和復(fù)雜IC結(jié)構(gòu)，幫助IC設(shè)計(jì)團(tuán)隊(duì)滿足日益嚴(yán)苛的設(shè)計(jì)規(guī)范，驗(yàn)證覆蓋率指標(biāo)和加速產(chǎn)品上市時(shí)間的要求。Solido Sim提供了簡(jiǎn)化的使用模型，更快的驗(yàn)證和統(tǒng)一的工作流程，提供一系列創(chuàng)新仿真技術(shù)：Solido SPICE將模擬、混合信號(hào)、RF、3D IC驗(yàn)證速度加快2-30倍；Solido FastSPICE可為SoC、存儲(chǔ)器和仿真功能驗(yàn)證帶來(lái)大幅的速度提升；Solido LibSPICE專為小型設(shè)計(jì)打造批量解析技術(shù)，提高仿真速度，為標(biāo)準(zhǔn)單元和存儲(chǔ)器單元的無(wú)縫穩(wěn)定驗(yàn)證提供全流程解決方案。

高效、準(zhǔn)確的庫(kù)特征提取是模塊級(jí)或全芯片設(shè)計(jì)流程的關(guān)鍵步驟之一，Solido Characterization Suite基于革命性的創(chuàng)新方法，通過(guò)數(shù)字建模和機(jī)器學(xué)習(xí)實(shí)現(xiàn)快速、精確的庫(kù)特征提取和驗(yàn)證。這些方法可顯著加快特征提取的速度，在所有工藝、電壓和溫度（PVT）條件下實(shí)現(xiàn)產(chǎn)品級(jí)精度，針對(duì)整個(gè)庫(kù)的特征提取速度提高2-100倍。

工藝偏差設(shè)計(jì)驗(yàn)證解決方案（Solido Design Environment）利用AI/ML技術(shù)，幫助用戶提高良率和PPA。相比于暴力窮舉法，大大縮短了運(yùn)行時(shí)間。它還可以幫助設(shè)計(jì)人員，實(shí)現(xiàn)高達(dá)6 Sigma的驗(yàn)證精度，并實(shí)現(xiàn)更高的良率、覆蓋率和準(zhǔn)確率。

此外，西門(mén)子EDA的集成IP驗(yàn)證套件能夠在整個(gè)IC設(shè)計(jì)周期內(nèi)提供全面的IP質(zhì)量保證，為IP開(kāi)發(fā)團(tuán)隊(duì)提供完整的工作流程。Solido IP Validation Suite是一套完整的自動(dòng)化簽核解決方案，可為標(biāo)準(zhǔn)單元、存儲(chǔ)器和IP模塊等提供質(zhì)量保證。這一全新的解決方案提供完整的IP驗(yàn)證覆蓋范圍，涵蓋所有IP設(shè)計(jì)規(guī)則和格式，還可提供“版本到版本”的IP認(rèn)證，提升完整芯片IP集成周期的可預(yù)測(cè)性，幫助加快產(chǎn)品上市速度。

這些工具不僅減少了重復(fù)性任務(wù)，還為復(fù)雜的設(shè)計(jì)問(wèn)題提供了智能化解決方案，使得西門(mén)子EDA的AI工具已經(jīng)成為客戶芯片設(shè)計(jì)流程中不可或缺的助力。

西門(mén)子EDA提供的Solido Platform過(guò)去是通過(guò)自適應(yīng)式（Adaptive）AI技術(shù)提供了High Sigma驗(yàn)證方案。后面，西門(mén)子EDA成功利用Additive Learning技術(shù)，大幅減少了用戶所需的模擬次數(shù)，這是一種突破性的方法，可以在初始驗(yàn)證運(yùn)行完成后，為后續(xù)的增量驗(yàn)證運(yùn)行提供額外的速度提升，保持完全準(zhǔn)確性的同時(shí)，提升了AI技術(shù)的效果。

未來(lái)，西門(mén)子EDA的Solido工具將朝著In-simulator AI以及生成式AI方向發(fā)展，這將進(jìn)一步推動(dòng)EDA工具的自動(dòng)化和智能化，提高設(shè)計(jì)效率和準(zhǔn)確性。通過(guò)這些先進(jìn)的AI技術(shù)，Solido Platform將繼續(xù)為芯片設(shè)計(jì)領(lǐng)域提供創(chuàng)新的解決方案，以應(yīng)對(duì)日益增長(zhǎng)的設(shè)計(jì)復(fù)雜性和驗(yàn)證挑戰(zhàn)。

結(jié)語(yǔ)

西門(mén)子EDA工具以其卓越的技術(shù)實(shí)力和創(chuàng)新解決方案，在汽車(chē)IC、3D IC和AI技術(shù)應(yīng)用領(lǐng)域發(fā)揮著重要作用。通過(guò)不斷的技術(shù)創(chuàng)新和產(chǎn)品優(yōu)化，西門(mén)子EDA工具幫助客戶克服技術(shù)挑戰(zhàn)，提升設(shè)計(jì)效率，降低錯(cuò)誤率，加速產(chǎn)品上市。未來(lái)，西門(mén)子EDA將繼續(xù)推動(dòng)自動(dòng)化和智能化創(chuàng)新，實(shí)現(xiàn)從芯片級(jí)到系統(tǒng)級(jí)的擴(kuò)展，引領(lǐng)行業(yè)的發(fā)展，為半導(dǎo)體設(shè)計(jì)領(lǐng)域帶來(lái)更多的創(chuàng)新和價(jià)值。