ADC3568和ADC3569 （ADC356x） 是 16 位、250MSPS 和 500MSPS、單通道模數(shù)轉(zhuǎn)換器 （ADC）。這些器件專為高信噪比 （SNR） 而設(shè)計(jì)，可提供 -160dBFS/Hz （500MSPS） 的噪聲頻譜密度。

高能效ADC架構(gòu)在500MSPS時(shí)功耗為435mW，并以較低的采樣率（250MSPS時(shí)為369mW）提供功率縮放。
*附件：adc3569.pdf

ADC356x包括一個(gè)可選的四頻數(shù)字下變頻器（DDC），支持2倍的寬帶抽取到32768的窄帶抽取。DDC 使用 48 位 NCO，支持相位相干和相位連續(xù)跳頻。

ADC356x 配備了靈活的 LVDS 接口。在抽取旁路模式下，器件使用并行 SDR 或 DDR LVDS 接口。使用抽取時(shí)，輸出數(shù)據(jù)使用串行LVDS接口傳輸，隨著抽取的增加，所需的通道數(shù)量減少。對(duì)于高抽取比，輸出分辨率可以提高到32位。

特性

• 16 位、單通道 250 和 500MSPS ADC
• 噪聲頻譜密度：?160.4dBFS/Hz
• 熱噪聲：76.4dBFS
• 單核（非交錯(cuò)）ADC架構(gòu)
• 功耗：
  • 435mW （500MSPS）
  • 369mW （250MSPS）
• 光圈抖動(dòng)：75fs
• 緩沖模擬輸入
  • 可編程 100Ω 和 200Ω 端接
• 輸入滿量程：2VPP
• 全功率輸入帶寬（?3dB）：1.4GHz
• 頻譜性能（fIN = 70MHz，?1dBFS）：
  • 信噪比：75.6dBFS
  • SFDR HD2,3：80dBc
  • SFDR 最差雜散：94dBFS
• INL：±2 LSB（典型值）
• DNL：±0.5 LSB（典型值）
• 數(shù)字下變頻器 （DDC）
  • 多達(dá)四個(gè)獨(dú)立的 DDC
  • 復(fù)雜而真實(shí)的抽取
  • 抽?。?2、/4 到 /32768 抽取
  • 48 位 NCO 相位相干跳頻
• 并行/串行 LVDS 接口
  • 用于 DDC 旁路的 16 位并行 SDR、DDR LVDS
  • 用于抽取的串行LVDS
  • 32 位輸出選項(xiàng)，用于高抽取

參數(shù)

方框圖

一、產(chǎn)品概述

ADC3568 與 ADC3569（統(tǒng)稱 ADC356x）是德州儀器推出的 單通道 16 位高速模數(shù)轉(zhuǎn)換器 ，核心優(yōu)勢(shì)為高分辨率、低噪聲、寬輸入帶寬與靈活數(shù)字下變頻（DDC）功能，專為軟件定義無(wú)線電（SDR）、頻譜分析儀、雷達(dá)、光譜學(xué)、功率放大器線性化及通信基礎(chǔ)設(shè)施等高精度信號(hào)處理場(chǎng)景設(shè)計(jì)。兩款器件僅采樣率差異：ADC3568 最高 250MSPS，ADC3569 最高 500MSPS，均采用 9mm×9mm 64 引腳 VQFN（RTD 封裝），支持 - 40°C 至 + 105°C 寬溫工作，兼具高性能與功率效率（250MSPS 功耗 369mW，500MSPS 功耗 435mW）。

二、核心參數(shù)與性能

三、硬件設(shè)計(jì)關(guān)鍵信息

1. 封裝與引腳

• 封裝類型 ：64 引腳 VQFN（RTD），尺寸 9mm×9mm，暴露熱焊盤（背面 GND PAD）需接地以保障散熱（熱阻 RθJA=22.3°C/W，RθJC=1.1°C/W），焊接時(shí)熱焊盤需與地平面可靠連接，焊接面積≥7mm×7mm。
• 關(guān)鍵引腳功能 ：
  • 模擬輸入：AINP/AINM（單通道差分輸入，支持 100Ω/200Ω 內(nèi)置端接）、VCM（共模電壓輸出，1.4V，供模擬輸入偏置）。
  • 電源：AVDD12（1.2V 模擬電源）、AVDD18（1.8V 模擬電源）、DVDD12（1.2V 數(shù)字電源）、DVDD18（1.8V 數(shù)字接口電源）、AGND/CLKGND/DGND（對(duì)應(yīng)地，需單點(diǎn)共地）。
  • 時(shí)鐘與同步：CLKP/CLKM（差分采樣時(shí)鐘輸入，AC 耦合推薦）、DCLKINP/DCLKINM（接口時(shí)鐘輸入，內(nèi)置 100Ω 端接）、DCLKP/DCLKM（數(shù)據(jù)輸出時(shí)鐘）、FCLKP/FCLKM（幀時(shí)鐘輸出）、GPIO0/GPIO1（同步 / 控制復(fù)用引腳）、RESET（硬件復(fù)位，高有效）。
  • 數(shù)據(jù)與控制：DOUT0P/DOUT0M 至 DOUT15P/DOUT15M（16 組 LVDS 數(shù)據(jù)輸出）、SPI 接口（SEN/SCLK/SDIO，配置寄存器）。

2. 電源與信號(hào)設(shè)計(jì)要求

• 電源設(shè)計(jì) ：
  • 供電序列：需按 “DVDD12→AVDD12→AVDD18/DVDD18” 順序供電，避免電壓沖擊導(dǎo)致模擬電路損壞；掉電時(shí)按逆序操作。
  • 去耦設(shè)計(jì)：AVDD12/AVDD18/DVDD12/DVDD18 引腳需就近布置 0.1μF 陶瓷電容 + 10μF 鉭電容，VCM 引腳需外接 0.1μF 電容濾波；推薦搭配低噪聲 LDO（如 TPS7A8400）進(jìn)一步抑制電源噪聲，模擬電源與數(shù)字電源需獨(dú)立供電，避免串?dāng)_。
• 信號(hào)設(shè)計(jì) ：
  • 模擬輸入：需差分布線，阻抗匹配（50Ω），長(zhǎng)度匹配誤差 <5mil；AC 耦合時(shí)通過 VCM 引腳提供 1.4V 共模偏置，DC 耦合時(shí)需由前端放大器（如 LMH5485）提供共模電壓；高頻輸入（>500MHz）需添加 RCR 濾波網(wǎng)絡(luò)（10Ω+1pF）抑制采樣毛刺。
  • 時(shí)鐘輸入：差分時(shí)鐘需 AC 耦合，單端時(shí)鐘需將 CLKM 接地；時(shí)鐘占空比 35%-65%，抖動(dòng) < 75fs，避免采樣相位誤差影響動(dòng)態(tài)性能。
  • LVDS 輸出：需差分布線，阻抗 100Ω，遠(yuǎn)離模擬輸入線（間距≥2mm），長(zhǎng)度匹配誤差 < 10mil，減少數(shù)字噪聲串?dāng)_。

四、核心功能與配置

1. 高帶寬模擬前端

• 寬輸入帶寬 ：1.4GHz（-3dB）全功率帶寬，支持高頻信號(hào)直接采樣（如 500MHz 以下射頻信號(hào)），無(wú)需前端混頻器，簡(jiǎn)化系統(tǒng)設(shè)計(jì)；輸入阻抗 100Ω/200Ω 可編程，適配不同源阻抗場(chǎng)景（如 50Ω 射頻前端）。
• 低噪聲采樣 ：采用非交錯(cuò)單核心架構(gòu)，避免通道失配導(dǎo)致的雜散；孔徑抖動(dòng) 75fs，保障高頻采樣時(shí)的 SNR 性能（如 500MSPS 采樣 70MHz 信號(hào)時(shí) SNR 仍達(dá) 75.6dBFS）。

2. 靈活數(shù)字下變頻（DDC）

• 多通道 DDC ：支持 1-4 個(gè)獨(dú)立 DDC，實(shí)信號(hào) / 復(fù)信號(hào)抽?。ǔ槿∫蜃?2x-32768x），復(fù)抽取時(shí)通帶帶寬約 0.8×Fs/N，實(shí)抽取時(shí)約 0.4×Fs/N（N 為抽取因子），可大幅降低后端 FPGA / 處理器數(shù)據(jù)處理壓力（如 500MSPS 抽取 32 倍后數(shù)據(jù)率降至 15.625MSPS）。
• 48 位 NCO ：每路 DDC 配備 48 位數(shù)控振蕩器（NCO），支持相位連續(xù)與無(wú)限相位相干跳頻，頻率分辨率達(dá) Fs/2??（500MSPS 時(shí)約 0.001Hz），可實(shí)現(xiàn)精準(zhǔn)頻率混頻（如將 700MHz 信號(hào)混頻至基帶），SFDR≥100dBc，無(wú)雜散干擾。

3. 多模式數(shù)字接口

• 并行 LVDS ：DDC 旁路時(shí)支持 SDR（單沿采樣）/DDR（雙沿采樣）模式，16 位數(shù)據(jù)通過 16 組 LVDS lane 輸出，SDR 模式時(shí)鐘速率等于采樣率，DDR 模式時(shí)鐘速率為采樣率 1/2，適配高速無(wú)抽取場(chǎng)景（如實(shí)時(shí)雷達(dá)信號(hào)采集）。
• 串行 LVDS（SLVDS） ：?jiǎn)⒂?DDC 時(shí)自動(dòng)切換為 SLVDS，數(shù)據(jù)序列化后通過 fewer lane 輸出（如抽取 8 倍時(shí)僅需 1 組 lane），支持 16 位 / 32 位輸出分辨率（高抽取時(shí)推薦 32 位以避免量化噪聲損失），幀時(shí)鐘（FCLK）標(biāo)記數(shù)據(jù)幀起始 / 結(jié)束。
• 輸出控制 ：支持輸出數(shù)據(jù)格式（二進(jìn)制補(bǔ)碼 / 偏移二進(jìn)制）、數(shù)據(jù)極性反轉(zhuǎn)、 lane 映射（冗余 / 修復(fù)）、測(cè)試圖案（斜坡 / 固定圖案），便于系統(tǒng)調(diào)試與校準(zhǔn)。

4. 低延遲與功耗優(yōu)化

• 低延遲模式 ：旁路數(shù)字糾錯(cuò)與 DDC 等模塊， latency 降至 9 時(shí)鐘周期（僅 DDR LVDS 支持），適配高速控制環(huán)場(chǎng)景（如功率放大器線性化），但 AC 性能略有下降（SNR 降低約 2dB）。
• 功耗 scaling ：功耗隨采樣率線性降低（如 ADC3569 從 500MSPS 降至 250MSPS 時(shí)功耗從 435mW 降至 369mW），全局掉電模式功耗僅 30mW，適配電池供電設(shè)備。

五、應(yīng)用設(shè)計(jì)與布局

1. 典型應(yīng)用場(chǎng)景

• 寬帶頻譜分析儀 ：采用 ADC3569（500MSPS），輸入經(jīng)巴倫變壓器（如 Marki BAL-0009SMG）轉(zhuǎn)換為差分信號(hào)，通過 RCR 濾波網(wǎng)絡(luò)接入 AINP/AINM，啟用 4 路 DDC 實(shí)現(xiàn)多頻段并行采集（如同時(shí)監(jiān)測(cè) 100MHz/200MHz/300MHz/400MHz 頻段），SLVDS 輸出至 FPGA 進(jìn)行頻譜分析，SNR75.6dBFS 保障微弱信號(hào)檢測(cè)。
• 軟件定義無(wú)線電（SDR） ：選用 ADC3568（250MSPS），配合射頻前端實(shí)現(xiàn) 200MHz 以下信號(hào)直接采樣，DDC 抽取 8 倍后數(shù)據(jù)率降至 31.25MSPS，通過 SPI 配置 NCO 實(shí)現(xiàn)頻率跳變（如從 100MHz 跳至 150MHz），適配多頻段通信接收。

2. PCB 布局準(zhǔn)則

• 分區(qū)設(shè)計(jì) ：模擬區(qū)（AINP/AINM、CLKP/CLKM、VCM）、數(shù)字區(qū)（LVDS 輸出、SPI）、電源區(qū)嚴(yán)格分離，模擬地 / 數(shù)字地 / 時(shí)鐘地僅在熱焊盤處單點(diǎn)連接；數(shù)字信號(hào)線與模擬輸入線間距≥2mm，避免串?dāng)_。
• 布線要求 ：
  • 模擬輸入：差分對(duì)布線，長(zhǎng)度 <10cm，避免過孔；高頻輸入（>500MHz）需縮短至 5cm 內(nèi)，添加 RCR 濾波網(wǎng)絡(luò)。
  • 時(shí)鐘輸入：差分時(shí)鐘線長(zhǎng)度匹配誤差 < 2mil，單端時(shí)鐘線靠近地平面；時(shí)鐘線與模擬輸入線間距≥3mm，減少相位噪聲耦合。
  • LVDS 輸出：差分對(duì)布線，長(zhǎng)度匹配誤差 < 10mil，每對(duì) lane 遠(yuǎn)離模擬區(qū)域，末端接 100Ω 匹配電阻。
• 熱設(shè)計(jì) ：暴露熱焊盤通過至少 8 個(gè) 0.3mm 孔徑過孔連接至地平面，熱焊盤周圍預(yù)留 1mm 散熱銅皮，避免高溫導(dǎo)致性能退化（結(jié)溫≤115°C）。