ADC3548和ADC3549 （ADC354x） 是一款 14 位、250 和 500MSPS、單通道模數(shù)轉換器 （ADC）。該器件專為高信噪比 （SNR） 而設計，可提供低至 -158.5dBFS/Hz 的噪聲頻譜密度。

高能效ADC架構在500MSPS時功耗為435mW，并以較低的采樣率（250MSPS時為369mW）提供功率縮放。
*附件：adc3549.pdf

ADC354x 包括一個四頻數(shù)字下變頻器 （DDC），支持寬帶抽取 2 倍到窄帶抽取 32768。DDC 使用 48 位 NCO，支持相位相干和相位連續(xù)跳頻。

ADC354x配備了靈活的LVDS接口。在抽取旁路模式下，該器件使用14位寬并行SDR或DDR LVDS接口。使用抽取時，輸出數(shù)據(jù)使用串行LVDS接口傳輸，隨著抽取的增加，所需的通道數(shù)量減少。對于高抽取速率，輸出分辨率可以提高到32位。

特性

• 14 位、單通道 250 和 500MSPS ADC
• 噪聲頻譜密度：-158.5dBFS/Hz
• 熱噪聲：74.5dBFS
• 單核（非交錯）ADC架構
• 功耗：
  • 435mW （500MSPS）
  • 369mW （250MSPS）
• 光圈抖動：75fs
• 緩沖模擬輸入
  • 可編程 100 和 200Ω 端接
• 輸入滿量程：2Vpp
• 全功率輸入帶寬 （-3dB）：1.4GHz
• 頻譜性能（fIN = 70MHz，-1dBFS）：
  • 信噪比：73.8dBFS
  • SFDR HD2,3：82dBc
  • SFDR 最差雜散：94dBFS
• 數(shù)字下變頻器 （DDC）
  • 多達四個獨立的 DDC
  • 復雜而真實的抽取
  • 抽取：2 倍、4 倍至 32768 倍抽取
  • 48 位 NCO 相位相干跳頻
• DDR/串行LVDS接口
  • 用于 DDC 旁路的 16 位并行 SDR、DDR LVDS
  • 用于抽取的串行LVDS
  • 32 位輸出選項，用于高抽取

參數(shù)

方框圖

一、產(chǎn)品概述

ADC3548 與 ADC3549（統(tǒng)稱 ADC354x）是德州儀器推出的 單通道 14 位高速模數(shù)轉換器 ，核心優(yōu)勢為高采樣率、低噪聲、寬輸入帶寬與靈活數(shù)字下變頻（DDC）功能，專為軟件定義無線電（SDR）、頻譜分析儀、雷達、光譜學、功率放大器線性化及通信基礎設施等高速信號處理場景設計。兩款器件僅采樣率差異：ADC3548 最高 250MSPS，ADC3549 最高 500MSPS，均采用 9mm×9mm 64 引腳 VQFN（RTD 封裝），支持 - 40°C 至 + 105°C 寬溫工作，兼具高性能與功率效率（250MSPS 功耗 369mW，500MSPS 功耗 435mW）。

二、核心參數(shù)與性能

三、硬件設計關鍵信息

1. 封裝與引腳

• 封裝類型 ：64 引腳 VQFN（RTD），尺寸 9mm×9mm，暴露熱焊盤（背面 GND PAD）需接地以保障散熱（熱阻 RθJA=22.3°C/W，RθJC=1.1°C/W），焊接時熱焊盤需與地平面可靠連接，焊接面積≥7mm×7mm。
• 關鍵引腳功能 ：
  • 模擬輸入：AINP/AINM（單通道差分輸入，支持 100Ω/200Ω 內置端接）、VCM（共模電壓輸出，1.4V，供模擬輸入偏置）。
  • 電源：AVDD12（1.2V 模擬電源）、AVDD18（1.8V 模擬電源）、DVDD12（1.2V 數(shù)字電源）、DVDD18（1.8V 數(shù)字接口電源）、AGND/CLKGND/DGND（對應地，需單點共地）。
  • 時鐘與同步：CLKP/CLKM（差分采樣時鐘輸入，AC 耦合推薦）、DCLKINP/DCLKINM（接口時鐘輸入，內置 100Ω 端接）、DCLKP/DCLKM（數(shù)據(jù)輸出時鐘）、FCLKP/FCLKM（幀時鐘輸出）、GPIO0/GPIO1（同步 / 控制復用引腳）、RESET（硬件復位，高有效）。
  • 數(shù)據(jù)與控制：DOUT0P/DOUT0M 至 DOUT15P/DOUT15M（16 組 LVDS 數(shù)據(jù)輸出）、SPI 接口（SEN/SCLK/SDIO，配置寄存器）。

2. 電源與信號設計要求

• 電源設計 ：
  • 供電序列：需按 “DVDD12→AVDD12→AVDD18/DVDD18” 順序供電，避免電壓沖擊導致模擬電路損壞；掉電時按逆序操作。
  • 去耦設計：AVDD12/AVDD18/DVDD12/DVDD18 引腳需就近布置 0.1μF 陶瓷電容 + 10μF 鉭電容，VCM 引腳需外接 0.1μF 電容濾波；推薦搭配低噪聲 LDO（如 TPS7A8400）進一步抑制電源噪聲，模擬電源與數(shù)字電源需獨立供電，避免串擾。
• 信號設計 ：
  • 模擬輸入：需差分布線，阻抗匹配（50Ω），長度匹配誤差 <5mil；AC 耦合時通過 VCM 引腳提供 1.4V 共模偏置，DC 耦合時需由前端放大器（如 LMH5485）提供共模電壓；高頻輸入（>500MHz）需添加 RCR 濾波網(wǎng)絡（10Ω+1pF）抑制采樣毛刺。
  • 時鐘輸入：差分時鐘需 AC 耦合，單端時鐘需將 CLKM 接地；時鐘占空比 35%-65%，抖動 < 75fs，避免采樣相位誤差影響動態(tài)性能。
  • LVDS 輸出：需差分布線，阻抗 100Ω，遠離模擬輸入線（間距≥2mm），長度匹配誤差 < 10mil，減少數(shù)字噪聲串擾。

四、核心功能與配置

1. 高帶寬模擬前端

• 寬輸入帶寬 ：1.4GHz（-3dB）全功率帶寬，支持高頻信號直接采樣（如 500MHz 以下射頻信號），無需前端混頻器，簡化系統(tǒng)設計；輸入阻抗 100Ω/200Ω 可編程，適配不同源阻抗場景（如 50Ω 射頻前端）。
• 低噪聲采樣 ：采用非交錯單核心架構，避免通道失配導致的雜散；孔徑抖動 75fs，保障高頻采樣時的 SNR 性能（如 500MSPS 采樣 70MHz 信號時 SNR 仍達 73.8dBFS）。

2. 靈活數(shù)字下變頻（DDC）

• 多通道 DDC ：支持 1-4 個獨立 DDC，實信號 / 復信號抽?。ǔ槿∫蜃?2x-32768x），復抽取時通帶帶寬約 0.8×Fs/N，實抽取時約 0.4×Fs/N（N 為抽取因子），可大幅降低后端 FPGA / 處理器數(shù)據(jù)處理壓力（如 500MSPS 抽取 32 倍后數(shù)據(jù)率降至 15.625MSPS）。
• 48 位 NCO ：每路 DDC 配備 48 位數(shù)控振蕩器（NCO），支持相位連續(xù)與無限相位相干跳頻，頻率分辨率達 Fs/2??（500MSPS 時約 0.001Hz），可實現(xiàn)精準頻率混頻（如將 700MHz 信號混頻至基帶），SFDR≥100dBc，無雜散干擾。

3. 多模式數(shù)字接口

• 并行 LVDS ：DDC 旁路時支持 SDR（單沿采樣）/DDR（雙沿采樣）模式，14 位數(shù)據(jù)通過 14 組 LVDS lane 輸出，SDR 模式時鐘速率等于采樣率，DDR 模式時鐘速率為采樣率 1/2，適配高速無抽取場景（如實時雷達信號采集）。
• 串行 LVDS（SLVDS） ：啟用 DDC 時自動切換為 SLVDS，數(shù)據(jù)序列化后通過 fewer lane 輸出（如抽取 8 倍時僅需 1 組 lane），支持 16 位 / 32 位輸出分辨率（高抽取時推薦 32 位以避免量化噪聲損失），幀時鐘（FCLK）標記數(shù)據(jù)幀起始 / 結束。
• 輸出控制 ：支持輸出數(shù)據(jù)格式（二進制補碼 / 偏移二進制）、數(shù)據(jù)極性反轉、 lane 映射（冗余 / 修復）、測試圖案（斜坡 / 固定圖案），便于系統(tǒng)調試與校準。

4. 低延遲與功耗優(yōu)化

• 低延遲模式 ：旁路數(shù)字糾錯與 DDC 等模塊， latency 降至 9 時鐘周期（僅 DDR LVDS 支持），適配高速控制環(huán)場景（如功率放大器線性化），但 AC 性能略有下降（SNR 降低約 2dB）。
• 功耗 scaling ：功耗隨采樣率線性降低（如 ADC3549 從 500MSPS 降至 250MSPS 時功耗從 435mW 降至 369mW），全局掉電模式功耗僅 30mW，適配電池供電設備。

五、應用設計與布局

1. 典型應用場景

• 寬帶頻譜分析儀 ：采用 ADC3549（500MSPS），輸入經(jīng)巴倫變壓器（如 Marki BAL-0009SMG）轉換為差分信號，通過 RCR 濾波網(wǎng)絡接入 AINP/AINM，啟用 4 路 DDC 實現(xiàn)多頻段并行采集（如同時監(jiān)測 100MHz/200MHz/300MHz/400MHz 頻段），SLVDS 輸出至 FPGA 進行頻譜分析，SNR73.8dBFS 保障微弱信號檢測。
• 軟件定義無線電（SDR） ：選用 ADC3548（250MSPS），配合射頻前端實現(xiàn) 200MHz 以下信號直接采樣，DDC 抽取 8 倍后數(shù)據(jù)率降至 31.25MSPS，通過 SPI 配置 NCO 實現(xiàn)頻率跳變（如從 100MHz 跳至 150MHz），適配多頻段通信接收。

2. PCB 布局準則

• 分區(qū)設計 ：模擬區(qū)（AINP/AINM、CLKP/CLKM、VCM）、數(shù)字區(qū)（LVDS 輸出、SPI）、電源區(qū)嚴格分離，模擬地 / 數(shù)字地 / 時鐘地僅在熱焊盤處單點連接；數(shù)字信號線與模擬輸入線間距≥2mm，避免串擾。
• 布線要求 ：
  • 模擬輸入：差分對布線，長度 <10cm，避免過孔；高頻輸入（>500MHz）需縮短至 5cm 內，添加 RCR 濾波網(wǎng)絡。
  • 時鐘輸入：差分時鐘線長度匹配誤差 < 2mil，單端時鐘線靠近地平面；時鐘線與模擬輸入線間距≥3mm，減少相位噪聲耦合。
  • LVDS 輸出：差分對布線，長度匹配誤差 < 10mil，每對 lane 遠離模擬區(qū)域，末端接 100Ω 匹配電阻。
• 熱設計 ：暴露熱焊盤通過至少 8 個 0.3mm 孔徑過孔連接至地平面，熱焊盤周圍預留 1mm 散熱銅皮，避免高溫導致性能退化（結溫≤115°C）。