ADC3568和ADC3569 （ADC356x） 是 16 位、250MSPS 和 500MSPS、單通道模數轉換器 （ADC）。這些器件專為高信噪比 （SNR） 而設計，可提供 -160dBFS/Hz （500MSPS） 的噪聲頻譜密度。

高能效ADC架構在500MSPS時功耗為435mW，并以較低的采樣率（250MSPS時為369mW）提供功率縮放。

ADC356x包括一個可選的四頻數字下變頻器（DDC），支持2倍的寬帶抽取到32768的窄帶抽取。DDC 使用 48 位 NCO，支持相位相干和相位連續(xù)跳頻。
*附件：adc3568.pdf

ADC356x 配備了靈活的 LVDS 接口。在抽取旁路模式下，器件使用并行 SDR 或 DDR LVDS 接口。使用抽取時，輸出數據使用串行LVDS接口傳輸，隨著抽取的增加，所需的通道數量減少。對于高抽取比，輸出分辨率可以提高到32位。

特性

• 16 位、單通道 250 和 500MSPS ADC
• 噪聲頻譜密度：?160.4dBFS/Hz
• 熱噪聲：76.4dBFS
• 單核（非交錯）ADC架構
• 功耗：
  • 435mW （500MSPS）
  • 369mW （250MSPS）
• 光圈抖動：75fs
• 緩沖模擬輸入
  • 可編程 100Ω 和 200Ω 端接
• 輸入滿量程：2VPP
• 全功率輸入帶寬（?3dB）：1.4GHz
• 頻譜性能（fIN = 70MHz，?1dBFS）：
  • 信噪比：75.6dBFS
  • SFDR HD2,3：80dBc
  • SFDR 最差雜散：94dBFS
• INL：±2 LSB（典型值）
• DNL：±0.5 LSB（典型值）
• 數字下變頻器 （DDC）
  • 多達四個獨立的 DDC
  • 復雜而真實的抽取
  • 抽?。?2、/4 到 /32768 抽取
  • 48 位 NCO 相位相干跳頻
• 并行/串行 LVDS 接口
  • 用于 DDC 旁路的 16 位并行 SDR、DDR LVDS
  • 用于抽取的串行LVDS
  • 32 位輸出選項，用于高抽取

參數

方框圖

一、產品概述

ADC3568（250MSPS）與 ADC3569（500MSPS）是德州儀器推出的 16 位單通道高速模數轉換器（ADC） ，核心優(yōu)勢為高分辨率、低噪聲與靈活數字下變頻（DDC）功能，適用于軟件定義無線電（SDR）、頻譜分析儀、雷達、通信基礎設施等對信號精度與采樣速率要求嚴苛的場景。兩款產品架構一致，僅最高采樣速率差異，均采用 64 引腳 VQFN（RTD 封裝），支持 - 40°C 至 + 105°C 工業(yè)級工作溫度，兼顧高性能與小型化需求。

二、核心參數對比

兩款產品核心差異為最高采樣速率，關鍵性能參數一致，具體如下：

三、硬件設計關鍵信息

1. 封裝與引腳

• 封裝類型 ：64 引腳 VQFN（RTD），尺寸 9mm×9mm，暴露熱焊盤需接地以保證散熱（熱阻 RθJA=22.3°C/W，RθJC=1.1°C/W）。
• 關鍵引腳功能 ：
  • 模擬輸入：AINP/AINN（差分信號輸入，支持 100Ω/200Ω 可編程內部端接）、VCM（共模電壓輸出，1.4V 典型值）。
  • 電源：AVDD12/AVDD18（模擬電源）、DVDD12/DVDD18（數字電源）、AGND/CLKGND/DGND（分模擬 / 時鐘 / 數字地，需單點連接）。
  • 時鐘與同步：CLKP/CLKM（差分采樣時鐘輸入，支持 0.5Vpp-2.4Vpp 輸入）、SYSREF（同步參考信號，用于多芯片同步）。
  • 數據接口：DOUT [0-15] P/M（16 路差分 LVDS 數據輸出）、DCLKP/M（LVDS 數據時鐘輸出）、FCLK（幀時鐘，DOUT0 復用）。
  • 配置與控制：SEN/SCLK/SDIO（SPI 配置接口）、RESET（高有效復位）、GPIO0/GPIO1（可配置為 SYSREF、斷電控制等）。

2. 電源與時鐘設計

• 電源要求 ：
  • 供電序列：需先加 1.2V 電源（AVDD12/DVDD12），再加 1.8V 電源（AVDD18/DVDD18），避免電壓時序錯誤導致器件損壞。
  • 去耦設計：所有電源引腳需就近布置 0.1μF 陶瓷電容 + 10μF 鉭電容，模擬電源推薦搭配低噪聲 LDO（如 TPS7A8400），降低電源噪聲串擾。
• 時鐘要求 ：
  • 輸入時鐘需 AC 耦合，推薦外部端接以優(yōu)化 AC 性能，時鐘占空比需保持 35%-65%。
  • 時鐘抖動要求：外部時鐘抖動需 < 75fs，否則會導致 SNR 退化（如 100fs 抖動會使 1GHz 輸入信號 SNR 下降至 68dBFS）。

四、核心功能與配置

1. 數字下變頻（DDC）

• 多通道 DDC 架構 ：集成 4 個獨立 DDC，支持單頻段 / 雙頻段 / 四頻段模式，可同時處理多個信號頻段。
• 靈活抽取配置 ：
  • 抽取率：2×-32768× 可調，支持實數抽?。▎晤l段）與復數抽?。ǘ囝l段），復數抽取通帶帶寬約 80%，實數抽取約 40%。
  • 48 位 NCO：支持相位連續(xù)與無限相位相干跳頻，頻率范圍 - FS/2 至 + FS/2，SFDR≥100dBc，可精準將目標信號變頻至基帶。
• 應用示例 ：500MSPS 采樣時，復數抽取 8×，可將 370MHz 信號變頻至 10MHz 基帶，同時抑制鏡像頻率。

2. 數據接口與輸出

• 多模式 LVDS 接口 ：
  • bypass 模式：16 位并行 SDR/DDR LVDS 輸出，SDR 模式僅上升沿傳輸數據，DDR 模式上升 / 下降沿均傳輸（0 填充下降沿）。
  • 抽取模式：串行 LVDS（SLVDS）輸出，通道數隨抽取率減少（如抽取 32768× 時僅需 1 路 LVDS），支持 16 位 / 32 位輸出分辨率（32 位用于高抽取率以避免量化噪聲損失）。
• 數據格式 ：默認二進制補碼，可通過寄存器配置為偏移二進制，支持過范圍（OVR）指示與 PRBS 擾碼（減少地彈噪聲）。

3. 同步與校準

• 多芯片同步 ：通過 SYSREF 信號實現多芯片時鐘與 NCO 相位同步，SYSREF 需與采樣時鐘邊緣對齊，內置 SYSREF 監(jiān)測電路，可檢測 - 60ps 至 + 140ps 范圍內的同步偏差。
• 數字增益與校準 ：
  • 數字增益：8 位寄存器（2's 補碼），增益范圍 - 6dB 至 + 6dB（步長 0.047dB），可補償前端信號衰減。
  • 奈奎斯特區(qū)選擇：支持 1-6 奈奎斯特區(qū)配置（寄存器 0x16B），需根據輸入信號頻率選擇，確保內部校準生效。

4. 測試與診斷

• 測試模式 ：內置 ramp 、靜態(tài)、翻轉等測試圖案，可替換 ADC 輸出數據，用于驗證 LVDS 接口正確性。
• 過范圍檢測 ：OVR 信號可通過 GPIO 或替換 LSB 輸出，檢測信號超出可量化范圍事件，OVR 脈沖寬度可通過寄存器配置（1-256 個時鐘周期）。
• 狀態(tài)監(jiān)測 ：寄存器 0x140 可監(jiān)測 SYSREF 同步狀態(tài)、NCO 頻率更新狀態(tài)，DAC_STATUS 寄存器指示各通道短路狀態(tài)。

五、應用設計與布局

1. 典型應用

• 寬帶頻譜分析儀 ：搭配平衡 - 不平衡變壓器（如 Marki BAL-0009SMG）將單端 RF 信號轉為差分輸入，通過 DDC 將寬頻段信號分為多個窄頻段并行處理，提升頻譜分析效率。
• 雷達信號采集 ：500MSPS 采樣速率可捕捉高頻雷達回波信號，低孔徑抖動（75fs）保障距離測量精度，多 DDC 可同時處理多個目標信號。

2. PCB 布局準則

• 分區(qū)設計 ：模擬區(qū)（AINP/AINN、CLKP/CLKM）與數字區(qū)（LVDS 輸出、SPI）嚴格分離，模擬地 / 數字地僅在器件下方單點連接。
• 布線要求 ：
  • 模擬輸入與時鐘線：采用 100Ω 差分對布線，長度匹配誤差 < 5mil，避免過孔，減少阻抗不連續(xù)。
  • LVDS 輸出線：采用緊密耦合 100Ω 差分對，長度匹配誤差 < 10mil，接收端就近端接 100Ω 電阻。
• 熱設計 ：暴露熱焊盤需通過過孔連接至地平面，焊接面積≥5mm×5mm，確保散熱效率。