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STGAP2SiCD隔離式雙柵極驅(qū)動器技術(shù)解析與應(yīng)用指南

科技觀察員 ? 2025-10-31 14:12 ? 次閱讀
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STMicroelectronics STGAP2SiCD電流隔離4A雙通道柵極驅(qū)動器設(shè)計在每個柵極驅(qū)動通道、低電壓控制和接口電路之間提供電流隔離。STGAP2SiCD柵極驅(qū)動器具有4A電流能力和軌到軌輸出,因此適合用于中等功率和大功率應(yīng)用,例如電源轉(zhuǎn)換和工業(yè)電機(jī)驅(qū)動器逆變器。

數(shù)據(jù)手冊:*附件:STMicroelectronics STGAP2SiCD電流隔離雙柵極驅(qū)動器數(shù)據(jù)手冊.pdf

STM STGAP2SiCD 4A雙通道柵極驅(qū)動器具有獨(dú)立的輸出引腳,可使用專用柵極電阻器優(yōu)化導(dǎo)通和關(guān)斷。米勒CLAMP功能可避免半橋拓?fù)渲锌焖贀Q向時的柵極尖峰。

STGAP2SiCD將保護(hù)功能與專用SD和BRAKE引腳集成在一起。該器件設(shè)有UVLO和熱關(guān)斷功能,可高效設(shè)計高可靠性系統(tǒng)。

在半橋拓?fù)渲?,?lián)鎖功能可防止輸出同時為高電平,避免在邏輯輸入命令錯誤時發(fā)生擊穿條件。專用配置引腳可以禁用聯(lián)鎖功能,從而允許兩個通道獨(dú)立并行運(yùn)行。輸入至輸出傳播延遲結(jié)果小于75ns,可提供較高的PWM控制精度??商峁┐龣C(jī)模式,降低空閑功耗。

特性

  • 高達(dá)1200V高壓
  • 驅(qū)動器電流能力:4A拉電流/灌電流(25°C時)
  • dV/dt瞬態(tài)抑制:±100V/ns
  • 整體輸入-輸出傳播延遲:75ns
  • 獨(dú)立的拉電流和灌電流選項,可簡化柵極驅(qū)動配置
  • 4A米勒鉗位
  • UVLO功能
  • 可配置聯(lián)鎖功能
  • 專用SD和BRAKE引腳
  • 柵極驅(qū)動電壓高達(dá)26V
  • 3.3V、5V TTL/CMOS輸入,帶遲滯
  • 高溫關(guān)斷保護(hù)
  • 待機(jī)功能
  • 6kV電隔離
  • 寬體SO-36W

框圖

1.png

STGAP2SiCD隔離式雙柵極驅(qū)動器技術(shù)解析與應(yīng)用指南?


?一、產(chǎn)品概述與技術(shù)亮點(diǎn)?

STGAP2SiCD是意法半導(dǎo)體推出的電流隔離型雙通道柵極驅(qū)動器,專為SiC MOSFET設(shè)計,兼具高性能與可靠性。其核心技術(shù)特性包括:

  • ?4A峰值驅(qū)動能力?(25℃下灌電流/拉電流)
  • ?75ns超低傳輸延遲?(提升PWM控制精度)
  • ?6kV電氣隔離強(qiáng)度?(符合VDE 0884-11標(biāo)準(zhǔn))
  • ?**±100V/ns共模瞬態(tài)抗擾度**?(CMTI
  • ?獨(dú)立Miller CLAMP功能?(抑制半橋拓?fù)溟_關(guān)串?dāng)_)

?二、關(guān)鍵參數(shù)深度解析?

2.1 極限工作條件(絕對最大額定值)

參數(shù)符號范圍單位
邏輯電源電壓VDD-0.3~6.5V
柵極驅(qū)動正電壓VH_x-0.3~28V
工作結(jié)溫范圍TJ-40~150°C
靜電防護(hù)等級(HBM)ESD2kV

2.2 電氣特性核心指標(biāo)

  • ?傳輸延遲?:tDon/tDoff ≤75ns(typ.50ns)
  • ?開關(guān)頻率?:最高支持1MHz
  • ?UVLO閾值?:VHon=15.5V(typ.),VHoff=14.8V(typ.)
  • ?導(dǎo)通電阻?:RGON/RGOFF ≤1.25Ω(typ.)
  • ?Miller鉗位電壓?:VCLAMPth=2V(typ.)

?三、創(chuàng)新功能機(jī)制剖析?

3.1 互鎖保護(hù)(Interlocking)

  • ?功能邏輯?:當(dāng)iLOCK接VDD時,禁止雙通道同時輸出高電平,有效防止半橋直通故障
  • ?靈活配置?:iLOCK接地時可禁用互鎖,支持雙通道并聯(lián)運(yùn)行

3.2 智能關(guān)斷管理

  • ?安全狀態(tài)?(Safe State)觸發(fā)條件:
    • VH_x < VHoff(欠壓保護(hù))
    • TJ > TSD(過熱保護(hù),典型值150℃)
    • SD引腳置低(主動關(guān)斷)

3.3 低功耗待機(jī)模式

  • ?進(jìn)入條件?:SD=低電平且(INA,INB,BRAKE)=高電平持續(xù)>280μs
  • ?喚醒時序?:退出待機(jī)后需等待tawake=140μs(typ.)恢復(fù)驅(qū)動輸出

四、技術(shù)優(yōu)勢總結(jié)?

  1. ?精度控制?:納秒級延遲匹配(MT≤20ns)確保多通道同步性
  2. ?系統(tǒng)保護(hù)?:集成UVLO、TSD、互鎖三重防護(hù)機(jī)制
  3. ?能效提升?:待機(jī)模式下靜態(tài)電流降至μA級(IQHSBY_x≤80μA)
  4. ?兼容性?:支持3.3V/5V邏輯輸入,適配主流MCU
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