ADS6445/ADS6444是一款高性能 14 位 125/105 MSPS 四通道 A-D 轉(zhuǎn)爐。串行 LVDS 數(shù)據(jù)輸出減少了接口線的數(shù)量，從而實現(xiàn)了緊湊的 64引腳QFN封裝（9 mm × 9 mm），可實現(xiàn)高系統(tǒng)集成密度。設備 包括 3.5 dB 粗略增益選項，可用于以很少的 SFDR 性能提高 信噪比下降。除了粗略增益外，還存在精細增益選項，可在 1 dB 步長可達 6 dB。

輸出接口為2線，其中每個ADC數(shù)據(jù)被串行化并通過兩個 LVDS 對。這使得串行數(shù)據(jù)速率減半成為可能（與1-Wire接口相比） 并將其限制為小于 1 Gbps 的緩和接收器設計。ADS644X還包括 傳統(tǒng)的1-Wire接口，可在較低的采樣頻率下使用。
*附件：ads6444-ep.pdf

內(nèi)部鎖相環(huán) （PLL） 將輸入的 ADC 采樣時鐘相乘以導出 位時鐘。位時鐘用于序列化來自每個通道的 14 位數(shù)據(jù)。除了 串行數(shù)據(jù)流、幀和位時鐘也作為LVDS輸出傳輸。

LVDS 輸出緩沖器具有可編程 LVDS 電流、電流等功能 倍增模式和內(nèi)部端接選項。這些可用于擴大眼睛的開口和 提高信號完整性，簡化接收器的捕獲。

ADC通道輸出可以作為MSB或LSB優(yōu)先傳輸，并作為2s補碼傳輸 或直接二進制。

該ADS644X具有內(nèi)部參考，但也可以支持外部參考模式。這 器件的額定工作結(jié)溫范圍為–55°C至125°C。

特性

• 最大采樣率：125 MSPS
• 14 位分辨率，無缺失代碼
• 同時采樣和保持
• 3.5 dB粗增益和高達6 dB的可編程
  精細增益，用于權(quán)衡SFDR/SNR
• 串行化LVDS輸出，具有可
  編程內(nèi)部端接選項
• 支持正弦波、LVCMOS、LVPECL、LVDS 時鐘輸入和低至 400 mV 的幅度聚丙烯
• 支持外部基準電壓源的內(nèi)部基準電壓源
• 基準電壓源無需外部去耦
• 3.3V 模擬和數(shù)字電源
• 64引腳QFN封裝（9 mm × 9 mm）
• 功能兼容雙通道系列

參數(shù)

ADS6445-EP（125 MSPS）與 ADS6444-EP（105 MSPS）是引腳兼容的四通道 14 位高速模數(shù)轉(zhuǎn)換器（ADC），具備串行 LVDS 輸出、可編程增益與靈活時鐘輸入特性，專為基站中頻接收、分集接收、醫(yī)療成像、測試儀器等國防、航空航天及醫(yī)療高可靠性場景設計。

核心參數(shù)與性能

• 分辨率與采樣率 ：14 位分辨率，無丟失碼；ADS6445-EP 最高采樣率 125 MSPS，ADS6444-EP 最高 105 MSPS，支持 5 MSPS-125 MSPS 寬范圍采樣。
• 動態(tài)性能 ：10 MHz 輸入時，SFDR 典型值分別為 87 dBc（ADS6445-EP）、91 dBc（ADS6444-EP），SINAD 均為 73.4 dBFS；170 MHz 輸入（3.5 dB 增益）時，SFDR 分別為 79 dBc、83 dBc，SINAD 分別為 68.3 dBc、69.3 dBc。
• 輸入與增益 ：差分輸入范圍 2 VPP（0 dB 增益），模擬輸入帶寬 500 MHz；支持 3.5 dB 粗增益與 0 dB-6 dB 可編程細增益（1 dB 步長），可權(quán)衡 SFDR 與 SNR 性能。
• 功耗與工作條件 ：模擬 / 數(shù)字電源均為 3.3 V（AVDD/LVDD）；單通道功耗分別為 420 mW（ADS6445-EP）、340 mW（ADS6444-EP），掉電模式功耗低至 77 mW；工作溫度 - 55°C 至 125°C。

封裝與引腳

• 采用 9 mm×9 mm 64 引腳 QFN（RGC）封裝，裸露熱焊盤需連接至 PCB 接地平面優(yōu)化散熱。
• 關鍵引腳包括四組差分模擬輸入（INA-IN D）、差分時鐘輸入（CLKP/CLKM）、LVDS 數(shù)據(jù)輸出（DA-DD 系列）、LVDS 位時鐘 / 幀時鐘輸出（DCLKP/M、FCLKP/M）、配置接口（SCLK/SDATA/SEN/RESET）及電源引腳（AVDD/LVDD/AGND/LGND）。

核心功能與特性

• 靈活增益配置 ：3.5 dB 粗增益可提升 SFDR 性能，0 dB-6 dB 細增益可編程（1 dB 步長），不同增益對應不同滿量程輸入范圍（1.0 VPP-2.0 VPP）。
• 時鐘與輸入 ：支持正弦波、LVCMOS、LVPECL、LVDS 時鐘輸入，最小差分時鐘幅度 400 mVPP；內(nèi)置時鐘緩沖器，可編程增益支持低幅度時鐘輸入（最低 150 mVPP）。
• 串行輸出接口 ：支持 1 線 / 2 線 LVDS 輸出，14x/16x 序列化，DDR/SDR 位時鐘模式；輸出數(shù)據(jù)格式支持二進制補碼 / 偏移二進制，可配置 MSB/LSB 優(yōu)先，內(nèi)置可編程 LVDS 電流與內(nèi)部終端電阻（166 Ω-500 Ω）。
• 電源管理與測試模式 ：支持全局掉電、通道待機、輸入時鐘停止三種低功耗模式；提供同步（SYNC）、去偏斜（DESKEW）等測試圖案，便于接收端校準與驗證。

典型應用場景

• 基站 IF 接收機、分集接收機、醫(yī)療成像設備、射頻測試儀器、國防通信系統(tǒng)、航空航天電子設備。

設計要點

• 電源與去耦 ：AVDD 與 LVDD 建議獨立供電，通過鐵氧體磁珠隔離，就近配置 0.1 μF 陶瓷去耦電容，減少數(shù)字噪聲耦合至模擬電路。
• 輸入與時鐘設計 ：模擬輸入需差分驅(qū)動，串聯(lián) 5 Ω 電阻抑制寄生振蕩，輸入共模電壓需匹配 1.5 V（VCM 引腳輸出）；時鐘輸入推薦差分驅(qū)動，高采樣率場景需選用低抖動時鐘源（如 CDCM7005）。
• 布局規(guī)范 ：PCB 劃分模擬區(qū)、數(shù)字區(qū)與時鐘區(qū)，單點接地；LVDS 輸出走線長度匹配（誤差≤5 mil），熱焊盤充分覆銅并通過過孔接地；模擬輸入路徑遠離數(shù)字與時鐘走線。
• 配置要點 ：通過并行引腳或 SPI 接口配置工作模式，SPI 支持 20 MHz 最高時鐘頻率；啟用內(nèi)部 LVDS 終端電阻可提升信號完整性，多通道同步需保證時鐘與數(shù)據(jù)走線 skew 最小化。

產(chǎn)品型號與供貨

• 在售型號為 ADS6445MRGCTEP（ADS6445-EP）與 ADS6444MRGCTEP（ADS6444-EP），均為 250 片 / 卷帶裝，符合 RoHS 標準，MSL 等級 3（260°C 回流焊，168 小時濕度敏感），提供完整的產(chǎn)品可追溯性與長生命周期保障。