ADS41Bx9屬于超低功耗ADS4xxx模擬數(shù)字轉(zhuǎn)換器（ADC）系列，集成模擬輸入緩沖器。這些設備采用創(chuàng)新設計技術(shù)實現(xiàn)高動態(tài)性能，且功耗極低。模擬輸入引腳帶有緩沖器，具有穩(wěn)定性能和在寬頻范圍內(nèi)的輸入阻抗優(yōu)勢。這些器件非常適合多載波寬帶寬通信應用，如PA線性化。
*附件：ads41b29.pdf

ADS41Bx9具備數(shù)字增益和偏移校正等功能。增益選項可用于提升SFDR在較低全刻度輸入范圍，尤其是高輸入頻率下的性能。集成的直流偏移校正環(huán)路可用于估計和取消ADC偏移。在較低采樣率下，ADC自動以降低功率運行，且性能不損失。

設備支持雙倍數(shù)據(jù)率（DDR）低電壓差分信號（LVDS）和并行CMOS數(shù)字輸出接口。DDR LVDS接口的低數(shù)據(jù)率（最大500 MBPS）使得使用基于FPGA的低成本現(xiàn)場可編程門陣列（FPGA）接收成為可能。設備具備低擺幅LVDS模式，可用于進一步降低功耗。LVDS輸出緩沖器的強度也可提升，以支持50 Ω差分終端。

這些器件采用緊湊型VQFN-48封裝，適用于工業(yè)溫度范圍（–40°C至+85°C）。

特性

• ADS41B49：14位，250 MSPS
  ADS41B29：12位，250 MSPS
• 集成高阻抗模擬輸入緩沖器：
  • 輸入電容：2 pF
  • 200 MHz 輸入電阻：3 kΩ
• 最大采樣率：250 MSPS
• 超低功率：
  • 1.8伏模擬功率：180毫瓦
  • 3.3伏緩沖功率：96毫瓦
  • 輸入輸出功率：135 mW（DDR LVDS）
• 高動態(tài)性能：
  • 信噪比：170 MHz 時69 dBFS
  • SFDR：170 MHz 時 82.5 dBc
• 輸出接口：
  • 雙倍數(shù)據(jù)率（DDR）LVDS，具備可編程擺動和強度：
    • 標準擺動：350 mV
    • 低擺幅：200 mV
    • 默認強度：100-Ω終止
    • 2倍強度：50-Ω終端
  • 還支持 1.8 V 并行 CMOS 接口
• 可編程增益用于信噪比，SFDR權(quán)衡
• 直流偏移校正
• 支持低輸入時鐘幅度
• 包裝：VQFN-48（7毫米×7毫米）

參數(shù)

方框圖

ADS41B29（12 位）與 ADS41B49（14 位）是德州儀器（TI）推出的高速低功耗模數(shù)轉(zhuǎn)換器（ADC），核心優(yōu)勢為 250 MSPS 最高采樣率、集成模擬緩沖器與靈活輸出接口，動態(tài)性能優(yōu)異，適配功率放大器線性化、軟件無線電、無線通信基礎設施等高速數(shù)據(jù)采集場景。

一、核心產(chǎn)品參數(shù)

1. 基礎性能指標

• 采樣與精度 ：ADS41B29 為 12 位分辨率，ADS41B49 為 14 位分辨率；積分非線性（INL）ADS41B29±3.5 LSB、ADS41B49±5 LSB，無丟失碼，精度表現(xiàn)穩(wěn)定。
• 動態(tài)性能 ：170 MHz 輸入時，SNR 典型值 69 dBFS（ADS41B49）/68 dBFS（ADS41B29），SFDR 達 82 dBc，THD 低至 - 79.5 dBc；支持最高 600 MHz 模擬輸入頻率（1 VPP 幅度），動態(tài)性能領先。
• 輸入與緩沖 ：集成高阻抗模擬輸入緩沖器，輸入電容僅 3.5 pF，直流電阻 10 kΩ；差分輸入范圍 1.5 VPP（0 dB 增益），共模電壓 1.7 V，適配高速信號源驅(qū)動。
• 功耗與供電 ：模擬電源（AVDD）1.71.9 V，緩沖電源（AVDD_BUF）33.6 V，數(shù)字電源（DRVDD）1.7~1.9 V；250 MSPS 時總功耗約 411 mW（含模擬、緩沖、I/O 功耗），支持低功耗模式，采樣率降低時自動降功耗。

2. 環(huán)境與封裝

• 工作溫度：-40°C 至 85°C（ADS41B29）/-40°C 至 105°C（ADS41B49），滿足工業(yè)級寬溫要求；
• 封裝形式：48 引腳 VQFN 封裝（7mm×7mm），符合 RoHS 標準，引腳鍍層為 NIPDAUAG，MSL 等級 3，峰值回流溫度 260°C；
• ESD 防護：人體模型（HBM）±2000 V，防護性能適配工業(yè)操作環(huán)境。

二、關(guān)鍵功能特性

1. 輸入與緩沖設計

• 集成模擬緩沖器：輸入緩沖器隔離采樣電路與外部信號源，降低驅(qū)動難度，輸入阻抗穩(wěn)定，寬頻率范圍內(nèi)性能一致。
• 可編程增益：支持 0~3.5 dB 可編程增益（0.5 dB 步進），增益提升可優(yōu)化 SFDR 性能，適配不同幅度輸入信號。
• 直流偏移校正：內(nèi)置偏移校正環(huán)路，可校正 ±10 mV 直流偏移，支持時間常數(shù)調(diào)節(jié)與校正值凍結(jié)，提升直流精度。

2. 輸出接口與控制

• 靈活輸出接口：支持 DDR LVDS 與并行 CMOS 兩種接口，LVDS 模式支持標準（350 mV）/ 低（200 mV）擺幅，輸出強度可編程（適配 100Ω/50Ω 終端）；CMOS 模式適配 1.8 V 邏輯電平。
• 數(shù)據(jù)格式：支持二進制補碼與偏移二進制格式，數(shù)據(jù)延遲 21 個時鐘周期，輸出時鐘與數(shù)據(jù)同步，便于后端采集。
• 過壓指示：OVR 引腳指示輸入過壓狀態(tài)，過壓時輸出固定滿量程碼，便于系統(tǒng)故障檢測。

3. 低功耗與模式控制

• 多低功耗模式：支持全局掉電（功耗≈7 mW）、待機（功耗≈200 mW）與輸出緩沖禁用模式，時鐘頻率低于 1 MSPS 時自動進入低功耗狀態(tài)。
• 速率自適應：采樣率降低時自動縮放功耗，無性能損失，適配不同速率需求場景。

三、應用與設計要點

1. 典型應用場景

• 通信領域：軟件無線電（SDR）、無線通信基礎設施、功率放大器（PA）線性化；
• 高速數(shù)據(jù)采集：振動 / 模態(tài)分析、高速信號監(jiān)測、雷達與衛(wèi)星通信系統(tǒng)。

2. 硬件設計建議

• 供電與去耦 ：AVDD、AVDD_BUF、DRVDD 需獨立供電，電源引腳就近放置 0.1 μF 陶瓷電容去耦，模擬電源推薦低噪聲線性穩(wěn)壓器，減少電源噪聲干擾。
• 輸入電路：高速輸入信號需差分驅(qū)動，串聯(lián) 5~10 Ω 電阻抑制寄生振蕩；高頻輸入場景推薦使用背對背變壓器平衡驅(qū)動，提升偶數(shù)次諧波性能。
• 時鐘設計：時鐘輸入支持差分（正弦波、LVPECL、LVDS）或單端（LVCMOS）驅(qū)動，推薦差分驅(qū)動以降低共模噪聲；時鐘源需低抖動，高頻采樣時建議帶通濾波優(yōu)化時鐘質(zhì)量。
• 布局規(guī)范：采用單一接地平面，嚴格劃分模擬、數(shù)字與時鐘區(qū)域；暴露焊盤（PowerPAD）需焊接至接地平面，提升散熱與電氣性能；LVDS 信號線差分布線，減少串擾。

3. 軟件與配置

• 寄存器配置：通過串行接口編程，支持增益調(diào)節(jié)、偏移校正、輸出接口選擇等功能；需啟用 HI PERF MODE 1/2 寄存器位，確保全頻率范圍內(nèi)最優(yōu)性能。
• 模式選擇：高速采樣（>80 MSPS）禁用低速模式，低頻輸入時可提升增益優(yōu)化 SFDR；根據(jù)后端接收設備選擇 LVDS 或 CMOS 接口，LVDS 模式更適合長距離傳輸。
• 偏移校正：啟用偏移校正功能時，需根據(jù)采樣率設置合適時間常數(shù)，確保校正效果與信號響應速度平衡。