該ADS41B25屬于超低功耗ADS4xxx模擬轉(zhuǎn)數(shù)字轉(zhuǎn)換器（ADC）系列，集成了模擬輸入緩沖器。該設(shè)備采用創(chuàng)新設(shè)計技術(shù)，實現(xiàn)高動態(tài)性能，同時功耗極低。模擬輸入引腳帶有緩沖區(qū)，其優(yōu)點是穩(wěn)定的性能和在寬頻范圍內(nèi)的輸入阻抗。該設(shè)備非常適合多載波寬帶寬通信應(yīng)用，如PA線性化。
*附件：ads41b25.pdf

ADS41B25具備數(shù)字增益和偏移校正等功能。增益選項可用于提升SFDR在較低全刻度輸入范圍，尤其是高輸入頻率下的性能。集成的直流偏移校正環(huán)路可用于估計和取消ADC偏移。在較低采樣率下，ADC自動以降低功率運行，且性能不損耗。

該設(shè)備支持雙倍數(shù)據(jù)速率（DDR）低電壓差分信號（LVDS）和并行CMOS數(shù)字輸出接口。DDR LVDS接口的低數(shù)據(jù)速率（最高500MBPS）使得使用基于FPGA的低成本現(xiàn)場可編程門陣列（FPGA）接收成為可能。該設(shè)備具有低擺幅LVDS模式，可用于進一步降低功耗。LVDS輸出緩沖器的強度也可以提高，以支持50Ω差分終端。

該設(shè)備采用緊湊型QFN-48封裝，適用于工業(yè)溫度范圍（–40°C至+85°C）。

特性

• 分辨率：12位，125MSPS
• 集成高阻抗模擬輸入緩沖器：
  • 直流輸入電容：3.5pF
  • 直流輸入電阻：10kΩ
• 最大采樣率：125MSPS
• 超低功率：
  • 1.8V模擬功率：114mW
  • 3.3V 緩沖功率：96mW
  • 輸入輸出功率：100mW（DDR LVDS）
• 高動態(tài)性能：
  • 信噪比：170MHz時68.3dBFS
  • SFDR：170MHz時87dBc
• 輸出接口：
  • 雙倍數(shù)據(jù)率（DDR）LVDS，具備可編程擺動和強度：
    • 標(biāo)準(zhǔn)擺幅：350mV
    • 低擺幅：200mV
    • 默認(rèn)強度：100Ω 終端
    • 2倍強度：50Ω終端
  • 還支持 1.8V 并行 CMOS 接口
• 可編程增益用于信噪比/SFDR權(quán)衡
• 直流偏移校正
• 支持低輸入時鐘幅度
• 包裝：QFN-48（7毫米×7毫米）

參數(shù)

方框圖

一、產(chǎn)品概述

ADS41B25 是德州儀器（TI）推出的 12 位、最高 125MSPS 采樣率的超低功耗模數(shù)轉(zhuǎn)換器（ADC），集成模擬輸入緩沖器，采用創(chuàng)新設(shè)計實現(xiàn)高動態(tài)性能與低功耗的平衡。其高阻抗輸入特性和寬頻率范圍內(nèi)的穩(wěn)定性能，使其適用于多載波、寬帶通信等場景，尤其適配功率放大器線性化（PA linearization）應(yīng)用，工作溫度范圍覆蓋工業(yè)級（-40°C 至 85°C）。

二、核心技術(shù)參數(shù)

1. 基礎(chǔ)性能指標(biāo)

• 分辨率與采樣率 ：12 位分辨率，最高采樣率 125MSPS，支持低速模式（≤80MSPS）自動降功耗，無性能損失。
• 功耗表現(xiàn) ：1.8V 模擬電源功耗 114mW，3.3V 緩沖器功耗 96mW，DDR LVDS 接口 I/O 功耗 100mW，總功耗低至 310mW（典型值）。
• 封裝與熱特性 ：采用 48 引腳 QFN 封裝（7mm×7mm），結(jié)到環(huán)境熱阻 27.9°C/W，暴露熱焊盤（PowerPAD）需焊接至地平面以優(yōu)化散熱。
• 輸入與輸出 ：模擬輸入緩沖器提供 10kΩ 直流電阻、3.5pF 輸入電容，支持 1.5VPP 差分輸入；輸出接口可選 DDR LVDS（350mV/200mV 可編程擺幅）或 1.8V 并行 CMOS。

2. 動態(tài)性能（典型值，f_IN=170MHz）

• SNR（信噪比） ：68.3dBFS；
• SFDR（無雜散動態(tài)范圍） ：87dBc；
• THD（總諧波失真） ：83dBc；
• ENOB（有效位數(shù)） ：11.1 位；
• 三階互調(diào)失真（IMD） ：-86dBFS（雙音輸入 185MHz/190MHz）。

三、關(guān)鍵功能特性

1. 靈活配置與性能優(yōu)化

• 可編程增益 ：支持 0dB~3.5dB 步進 0.5dB 的數(shù)字增益調(diào)節(jié)，可在低滿量程輸入時提升 SFDR 性能，實現(xiàn) SNR 與 SFDR 的靈活權(quán)衡。
• 高績效模式 ：通過寄存器配置可啟用兩種高績效模式，Mode 1 適配全頻率范圍最優(yōu)性能，Mode 2 針對 230MHz 以上高頻輸入優(yōu)化。
• 直流偏移校正 ：內(nèi)置偏移校正環(huán)路，支持 ±10mV 偏移補償，可通過寄存器啟用 / 凍結(jié)校正功能，校正時間常數(shù)可編程（1M~2G 時鐘周期）。

2. 輸入與輸出特性

• 模擬輸入緩沖 ：集成高阻抗緩沖器，隔離外部驅(qū)動源與采樣電路，降低驅(qū)動難度，輸入帶寬最高達 800MHz（-3dB）。
• 多輸出接口 ：DDR LVDS 模式支持 100Ω/50Ω 終端匹配，數(shù)據(jù)速率最高 500MBPS，適配低成本 FPGA；CMOS 模式提供 12 位并行輸出，需控制負載電容≤5pF 以減少噪聲耦合。
• 過壓指示 ：OVR 引腳實時指示輸入過壓狀態(tài)，過壓時輸出固定滿量程碼（偏移二進制：000h/-FS、FFFh/+FS）。

3. 電源管理與控制

• 功耗模式 ：支持全局掉電（功耗≈7mW）、待機（僅 ADC 掉電，喚醒時間 5μs）、輸出緩沖禁用三種低功耗模式，時鐘頻率＜1MSPS 時自動進入低功耗。
• 控制接口 ：支持 SPI 串行接口（最高 20MHz 時鐘）配置寄存器，也可通過 DFS/OE/SDATA 引腳快速配置輸出格式、接口類型及待機狀態(tài)。

四、應(yīng)用與設(shè)計要點

1. 典型應(yīng)用場景

• 多載波寬帶通信、功率放大器線性化；
• 軟件定義無線電（SDR）、無線通信基礎(chǔ)設(shè)施；
• 測試測量設(shè)備、中頻信號采集系統(tǒng)。

2. 硬件設(shè)計建議

• 模擬輸入驅(qū)動 ：推薦差分驅(qū)動，串聯(lián) 5~10Ω 電阻抑制寄生振蕩，高頻輸入（＞奈奎斯特頻率）建議采用背對背變壓器減少諧波失真。
• 時鐘設(shè)計 ：支持差分（正弦波、LVPECL、LVDS）或單端（LVCMOS）時鐘輸入，AC 耦合，差分阻抗匹配 100Ω，建議使用低抖動時鐘源（如 TI LMX 系列 PLL）。
• 電源與布局 ：模擬電源（AVDD）、緩沖器電源（AVDD_BUF）、數(shù)字電源（DRVDD）需分離供電，就近放置去耦電容；PCB 采用單接地平面，模擬 / 數(shù)字 / 時鐘區(qū)域分區(qū)布局，暴露熱焊盤可靠接地。