在電路設(shè)計(jì)中，系統(tǒng)晶振時(shí)鐘頻率很高，干擾諧波出來的能量也強(qiáng)，諧波除了會(huì)從輸入與輸出兩條線導(dǎo)出來外，也會(huì)從空間輻射出來，這也導(dǎo)致在PCB設(shè)計(jì)中對晶振的布局要求嚴(yán)格，如果出錯(cuò)會(huì)很容易造成很強(qiáng)的雜散輻射問題，并且很難通過其他方法來解決，所以在PCB板布局時(shí)對晶振和CLK信號線布局很關(guān)鍵。

布局與走線設(shè)計(jì)

晶振內(nèi)部是石英晶體，如果不慎掉落或受不明撞擊，石英晶體易斷裂破損，所以晶振的放置遠(yuǎn)離板邊，靠近MCU的位置布局。

晶振緊鄰主控芯片（如MCU、FPGA）時(shí)鐘輸入引腳，最大走線長度≤10mm。

遠(yuǎn)離高速信號線（如DDR、USB差分對），間距≥3倍線寬，避免串?dāng)_。

走線長度與寬度?：時(shí)鐘走線應(yīng)盡量短且直，線寬適當(dāng)加粗以降低阻抗，但需平衡與發(fā)熱源的距離。?對于高頻信號（如10 MHz以上），走線長度需控制在500 mil以內(nèi)。

包地屏蔽?：時(shí)鐘走線建議包地處理，用地線包圍信號線，并每隔一段距離（如100 mil）打過孔連接地層，增強(qiáng)抗干擾能力。?

避免交叉干擾?：晶振輸出信號線不得跨越電源層或敏感信號線，若必須跨越需垂直走線并保持間距。

去耦與濾波

電源去耦?：晶振電源引腳需加去耦電容（如100nF陶瓷電容），靠近引腳放置，以濾除高頻噪聲。?4 對于有源晶振，電源線可串聯(lián)小電阻（47~100 Ω）限流。?

負(fù)載電容配置?：無源晶振需外接負(fù)載電容（Cg和Cd），其值需滿足：負(fù)載電容CL = (Cg × Cd) / (Cg + Cd) + 雜散電容(Cs)。雜散電容通常取2~5 pF，設(shè)計(jì)時(shí)需根據(jù)晶振規(guī)格調(diào)整Cg和Cd值（例如CL=15 pF時(shí)，可取Cg=Cd=24 pF）

耦合電容應(yīng)盡量靠近晶振的電源管腳，如果多個(gè)耦合電容，按照電源流入方向，依次容值從大到小擺放；晶振則要盡量的靠近MCU

其他說明

高獨(dú)立：盡可能保證晶振周圍的沒有其他元件。防止器件之間的互相干擾，影響時(shí)鐘和其他信號的質(zhì)量。晶振周圍 1mm 禁布器件，0.5mm 禁布過孔走線，所有晶振下不打過孔（包括地過孔）。當(dāng)心晶振和地的走線。

盡可能將其它時(shí)鐘線路與頻繁切換的信號線路布置在遠(yuǎn)離晶振連接的位置。

外殼要接地：晶振的外殼必須要接地，除了防止晶振向外輻射，也可以屏蔽外來的干擾。