探索DS90CR483A/DS90CR484A：高速LVDS通道鏈路SER/DES的卓越之選

在高速數(shù)據(jù)傳輸?shù)念I(lǐng)域中，LVDS（低電壓差分信號(hào)）技術(shù)憑借其低功耗、高抗干擾性和高速率傳輸?shù)膬?yōu)勢(shì)，成為眾多電子工程師的首選。今天，我們就來深入探討德州儀器（TI）的DS90CR483A/DS90CR484A 48位LVDS通道鏈路SER/DES芯片組，看看它如何在數(shù)據(jù)傳輸中展現(xiàn)卓越性能。

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產(chǎn)品概述

DS90CR483A/DS90CR484A是DS90CR483和DS90CR484的升級(jí)版，取消了通過PLLSEL引腳選擇PLL自動(dòng)檔位的選項(xiàng)，現(xiàn)在該引腳僅允許選擇PLL低檔位或高檔位，并且與舊一代通道鏈路設(shè)備完全兼容。這一改進(jìn)消除了因VCC波動(dòng)導(dǎo)致的意外檔位切換而可能引起的位錯(cuò)誤。

該芯片組具有高達(dá)5.38Gbits/sec的帶寬，支持33MHz至112MHz的輸入時(shí)鐘，采用LVDS SER/DES技術(shù)，有效減少了電纜和連接器的尺寸。同時(shí)，它還具備預(yù)加重、DC平衡數(shù)據(jù)傳輸和電纜去斜等特性，能夠驅(qū)動(dòng)長達(dá)5米以上的電纜。

核心特性解析

高帶寬與低電纜需求

DS90CR483A發(fā)射器將48位CMOS/TTL數(shù)據(jù)轉(zhuǎn)換為八個(gè)LVDS數(shù)據(jù)流，并通過第九個(gè)LVDS鏈路并行傳輸鎖相的發(fā)送時(shí)鐘。DS90CR484A接收器則將LVDS數(shù)據(jù)流轉(zhuǎn)換回48位CMOS/TTL數(shù)據(jù)。在112MHz的發(fā)送時(shí)鐘頻率下，每個(gè)LVDS數(shù)據(jù)通道的傳輸速率可達(dá)672Mbps，數(shù)據(jù)吞吐量高達(dá)5.38Gbit/s。

通過數(shù)據(jù)線路的復(fù)用，大幅減少了電纜的使用。傳統(tǒng)的長距離并行單端總線通常每條有效信號(hào)都需要一根地線，并且抗干擾能力有限。而使用該芯片組，僅需19根導(dǎo)體（8對(duì)數(shù)據(jù)、1對(duì)時(shí)鐘和至少一根地線），相比之下，電纜寬度減少了80%，不僅降低了系統(tǒng)成本，還減小了連接器的物理尺寸和成本，同時(shí)由于電纜外形更小，降低了屏蔽要求。

預(yù)加重技術(shù)

預(yù)加重技術(shù)通過在LVDS邏輯轉(zhuǎn)換期間增加額外電流，有效減少了電纜負(fù)載效應(yīng)。預(yù)加重的強(qiáng)度可通過在“PRE”引腳施加0.75V至Vcc的直流電壓來設(shè)置，輸入電壓越高，數(shù)據(jù)轉(zhuǎn)換期間的動(dòng)態(tài)電流越大。不過，預(yù)加重的設(shè)置需要適當(dāng)，過多的預(yù)加重會(huì)產(chǎn)生過多噪聲并增加功耗。一般來說，長度小于2米的電纜通常不需要預(yù)加重。

DC平衡技術(shù)

在每個(gè)LVDS數(shù)據(jù)信號(hào)線上，除了數(shù)據(jù)信息外，每個(gè)周期還會(huì)傳輸一個(gè)額外的位，即DC平衡位（DCBAL）。該位的作用是最小化信號(hào)線上的短期和長期直流偏置，通過選擇性地發(fā)送未修改或反轉(zhuǎn)的數(shù)據(jù)來實(shí)現(xiàn)。DC平衡技術(shù)在長電纜應(yīng)用（通常大于5米）中非常有用。

電纜去斜功能

電纜去斜功能僅在DC平衡模式（BAL = high on DS90CR483A）下支持。當(dāng)接收器的“DESKEW”引腳設(shè)置為高電平時(shí)，可對(duì)獨(dú)立差分對(duì)之間的高達(dá)±1 LVDS數(shù)據(jù)位時(shí)間的電纜斜移進(jìn)行校正。該功能通過在發(fā)送器的“DS_OPT”引腳施加至少四個(gè)時(shí)鐘周期的低電平來觸發(fā)，并且在TX和RX PLL鎖定后、系統(tǒng)復(fù)位或重新配置事件后都應(yīng)進(jìn)行去斜操作。電纜去斜功能可補(bǔ)償互連斜移，包括PCB走線差異、連接器斜移和電纜斜移，支持高達(dá)80MHz的時(shí)鐘速率。

電氣與開關(guān)特性

電氣特性

文檔中詳細(xì)列出了CMOS/TTL、LVDS驅(qū)動(dòng)器和接收器的直流規(guī)格，包括輸入輸出電壓、電流、鉗位電壓等參數(shù)。這些參數(shù)為工程師在設(shè)計(jì)電路時(shí)提供了重要的參考，確保芯片在正常工作范圍內(nèi)穩(wěn)定運(yùn)行。

開關(guān)特性

發(fā)射器和接收器的開關(guān)特性包括LVDS信號(hào)的高低電平轉(zhuǎn)換時(shí)間、位寬、脈沖位置、周期抖動(dòng)等。這些特性對(duì)于保證數(shù)據(jù)傳輸?shù)臏?zhǔn)確性和穩(wěn)定性至關(guān)重要。例如，發(fā)射器的周期抖動(dòng)（TJCC）在輸入時(shí)鐘質(zhì)量和PLLVCC噪聲的影響下，測(cè)量值小于100ps，有效減少了TX輸入時(shí)鐘引腳處抖動(dòng)的影響，提高了接收器數(shù)據(jù)采樣的準(zhǔn)確性。

應(yīng)用與配置建議

不同應(yīng)用場(chǎng)景的配置

在背板應(yīng)用中，當(dāng)差分線阻抗為100Ω時(shí)，可通過走線布局控制差分線對(duì)之間的斜移。發(fā)送器的“DS_OPT”引腳可設(shè)置為高電平，對(duì)于短PCB距離走線，通常不需要預(yù)加重，“PRE”引腳可留空。

在需要長電纜驅(qū)動(dòng)能力的應(yīng)用中，建議使用DC平衡數(shù)據(jù)傳輸和預(yù)加重技術(shù)。通過用戶可選的預(yù)加重功能，在轉(zhuǎn)換期間提供額外的輸出電流，以抵消電纜負(fù)載效應(yīng)。同時(shí)，根據(jù)時(shí)鐘速率和驅(qū)動(dòng)的介質(zhì)，可選擇使用電纜去斜功能。

電源旁路與信號(hào)質(zhì)量要求

為了確保芯片的穩(wěn)定運(yùn)行，必須在電源引腳使用旁路電容。建議在每個(gè)電源引腳附近使用高頻陶瓷（推薦表面貼裝）0.1μF電容，如果空間允許，可并聯(lián)一個(gè)0.01μF電容，且最小電容值應(yīng)最靠近設(shè)備引腳。此外，在PLLVCC引腳和發(fā)送器的LVDSVCC（引腳#40）附近建議使用4.7至10μF的大容量電容。

發(fā)射器的輸入信號(hào)質(zhì)量必須符合數(shù)據(jù)手冊(cè)的要求，避免超過絕對(duì)最大規(guī)格的下沖。如果主機(jī)設(shè)備與發(fā)射器之間的線路較長且表現(xiàn)為傳輸線，則應(yīng)采用終端匹配。如果發(fā)射器由具有可編程驅(qū)動(dòng)強(qiáng)度的設(shè)備驅(qū)動(dòng)，建議將數(shù)據(jù)輸入設(shè)置為弱設(shè)置，以防止傳輸線效應(yīng)，而時(shí)鐘信號(hào)通常設(shè)置較高以提供干凈的低抖動(dòng)邊緣。

總結(jié)

DS90CR483A/DS90CR484A芯片組憑借其高帶寬、低電纜需求、預(yù)加重、DC平衡和電纜去斜等特性，為高速數(shù)據(jù)傳輸應(yīng)用提供了可靠的解決方案。在實(shí)際設(shè)計(jì)中，工程師需要根據(jù)具體的應(yīng)用場(chǎng)景和要求，合理配置芯片的各項(xiàng)參數(shù)，確保系統(tǒng)的穩(wěn)定性和性能。同時(shí)，注意電源旁路、輸入信號(hào)質(zhì)量等方面的要求，以充分發(fā)揮芯片的優(yōu)勢(shì)。

你在使用該芯片組的過程中遇到過哪些問題？或者對(duì)芯片的某些特性有更深入的疑問？歡迎在評(píng)論區(qū)留言討論。