探索DS90CR481/DS90CR482：48位LVDS通道鏈路SER/DES的卓越性能

在高速數(shù)據(jù)傳輸?shù)念I(lǐng)域中，LVDS（低電壓差分信號(hào)）技術(shù)憑借其低功耗、高抗干擾能力和高速率傳輸?shù)膬?yōu)勢(shì)，成為了眾多電子工程師的首選。今天，我們將深入探討德州儀器（TI）的DS90CR481/DS90CR482 48位LVDS通道鏈路SER/DES芯片組，了解它的特性、應(yīng)用以及設(shè)計(jì)要點(diǎn)。

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芯片概述

DS90CR481作為 transmitter，負(fù)責(zé)將48位的CMOS/TTL數(shù)據(jù)轉(zhuǎn)換為八個(gè)LVDS數(shù)據(jù)流，并通過第九個(gè)LVDS鏈路并行傳輸一個(gè)鎖相的發(fā)送時(shí)鐘。而DS90CR482作為 receiver，則將LVDS數(shù)據(jù)流轉(zhuǎn)換回48位的LVCMOS/TTL數(shù)據(jù)。在112MHz的發(fā)送時(shí)鐘頻率下，每個(gè)LVDS數(shù)據(jù)通道的傳輸速率可達(dá)672Mbps，數(shù)據(jù)吞吐量高達(dá)5.38Gbit/s；在66MHz時(shí)鐘下，數(shù)據(jù)吞吐量為3.168Gbit/s。

特性亮點(diǎn)

高帶寬支持

支持65 - 112MHz的輸入時(shí)鐘，在66MHz時(shí)鐘下可實(shí)現(xiàn)3.168Gbits/sec的帶寬，在112MHz時(shí)鐘下帶寬更是高達(dá)5.376Gbits/sec，能夠滿足高速數(shù)據(jù)傳輸?shù)男枨蟆?/p>

減少線纜和連接器尺寸

通過數(shù)據(jù)線路的復(fù)用，大幅減少了線纜的使用。傳統(tǒng)的長距離并行單端總線通常需要為每個(gè)有效信號(hào)配備一根地線，且抗噪聲能力有限。而使用DS90CR481/DS90CR482芯片組，僅需19根導(dǎo)體（8對(duì)數(shù)據(jù)線、1對(duì)時(shí)鐘線和至少一根地線），相比之下，線纜寬度減少了80%，不僅降低了系統(tǒng)成本，還減小了連接器的物理尺寸和成本，同時(shí)降低了屏蔽要求。

預(yù)加重和直流平衡編碼

預(yù)加重功能可在LVDS邏輯轉(zhuǎn)換期間增加額外電流，減少線纜負(fù)載效應(yīng)。通過在“PRE”引腳施加0.75V至Vcc的直流電壓來設(shè)置預(yù)加重強(qiáng)度，輸入電壓越高，數(shù)據(jù)轉(zhuǎn)換期間的動(dòng)態(tài)電流越大。直流平衡編碼則可減少符號(hào)間干擾（ISI），在長電纜應(yīng)用中尤為有用。

電纜去斜功能

在直流平衡模式下（DS90CR481的BAL引腳為高電平）支持電纜去斜功能。當(dāng)接收器的“DESKEW”引腳設(shè)置為高電平時(shí)，可對(duì)獨(dú)立差分對(duì)之間的信號(hào)進(jìn)行去斜，最大去斜范圍為±1個(gè)LVDS數(shù)據(jù)位時(shí)間（時(shí)鐘速率最高可達(dá)80MHz）。

抗時(shí)鐘抖動(dòng)

發(fā)射器設(shè)計(jì)用于抑制輸入時(shí)鐘的周期到周期抖動(dòng)，將極低的周期到周期抖動(dòng)傳遞到發(fā)射器輸出，提高了數(shù)據(jù)采樣的準(zhǔn)確性。

應(yīng)用信息

新特性描述

• 預(yù)加重：在LVDS邏輯轉(zhuǎn)換期間增加額外電流，減少線纜負(fù)載效應(yīng)。通過“PRE”引腳的直流電壓設(shè)置預(yù)加重強(qiáng)度，不同的電阻值對(duì)應(yīng)不同的預(yù)加重水平。需要注意的是，預(yù)加重設(shè)置不當(dāng)可能會(huì)產(chǎn)生過多噪聲并增加功耗，長度小于2米的電纜通常不需要預(yù)加重。
• 直流平衡：在每個(gè)LVDS數(shù)據(jù)信號(hào)線上額外傳輸一個(gè)直流平衡位（DCBAL），以最小化信號(hào)線上的短期和長期直流偏置。通過計(jì)算當(dāng)前字的數(shù)據(jù)差異和運(yùn)行字差異來確定數(shù)據(jù)是否反轉(zhuǎn)傳輸。直流平衡模式在長電纜應(yīng)用（通常長度大于5米）中非常有用。
• 去斜：僅在直流平衡模式下支持。通過將接收器的“DESKEW”引腳設(shè)置為高電平，并將發(fā)射器的“DS_OPT”引腳低電平保持至少四個(gè)時(shí)鐘周期，可完成去斜操作。去斜功能可獨(dú)立調(diào)整每個(gè)數(shù)據(jù)通道，步長為1/3位時(shí)間，范圍為理想選通位置的±1 TBIT。

時(shí)鐘抖動(dòng)

發(fā)射器能夠有效抑制輸入時(shí)鐘的周期到周期抖動(dòng)，確保極低的周期到周期抖動(dòng)傳遞到輸出端。在設(shè)計(jì)中，應(yīng)盡量減少電源噪聲，并使用低抖動(dòng)的時(shí)鐘源，以進(jìn)一步降低輸出抖動(dòng)。

功率下降

發(fā)射器和接收器均提供功率下降功能。當(dāng)PD引腳被激活（低電平）時(shí)，通過電源引腳的電流消耗最小化，PLL關(guān)閉。發(fā)射器輸出處于三態(tài)，接收器輸出被強(qiáng)制為低電平。

配置

發(fā)射器通常設(shè)計(jì)為連接到單個(gè)接收器負(fù)載，即點(diǎn)對(duì)點(diǎn)配置。在某些限制條件下，也可以驅(qū)動(dòng)多個(gè)接收器負(fù)載，但只有最后一個(gè)接收器應(yīng)提供終端電阻，以確保驅(qū)動(dòng)器看到100歐姆的直流負(fù)載。

電纜終端

為了確保正常運(yùn)行，需要在接收器輸入端附近放置一個(gè)終端電阻，其阻值應(yīng)等于所驅(qū)動(dòng)介質(zhì)的差分阻抗，通常為90 - 132歐姆，常見值為100歐姆。

背板應(yīng)用配置

在背板應(yīng)用中，若差分線阻抗為100Ω，可通過走線布局控制差分線對(duì)之間的偏斜。發(fā)射器的“DS_OPT”引腳可設(shè)置為高電平，對(duì)于短PCB距離走線，通常不需要預(yù)加重，“PRE”引腳可留空。

電纜互連應(yīng)用配置

在需要長電纜驅(qū)動(dòng)能力的應(yīng)用中，可利用芯片組的直流平衡數(shù)據(jù)傳輸和預(yù)加重功能。根據(jù)電纜長度和頻率選擇合適的預(yù)加重電壓，以確保低失真的眼圖。

設(shè)計(jì)要點(diǎn)

電源旁路

在電源引腳附近使用旁路電容，推薦使用0.1μF的高頻陶瓷電容，若空間允許，可并聯(lián)一個(gè)0.01μF的電容。在PLLVCC引腳和LVDSVCC引腳附近建議使用4.7 - 10 μF的大容量電容。

輸入信號(hào)質(zhì)量

輸入信號(hào)質(zhì)量應(yīng)符合數(shù)據(jù)手冊(cè)要求，避免過沖超過絕對(duì)最大規(guī)格。對(duì)于長傳輸線，應(yīng)采用終端匹配；若發(fā)射器由可編程驅(qū)動(dòng)強(qiáng)度的設(shè)備驅(qū)動(dòng)，建議將數(shù)據(jù)輸入設(shè)置為弱驅(qū)動(dòng)，以防止傳輸線效應(yīng)。

未使用的LVDS輸出

未使用的LVDS輸出通道應(yīng)在發(fā)射器輸出引腳處用100歐姆電阻進(jìn)行終端匹配。

LVDS互連準(zhǔn)則

遵循100Ω耦合差分對(duì)的原則，采用S/2S/3S規(guī)則進(jìn)行間距設(shè)置，盡量減少過孔數(shù)量，使用差分連接器，保持走線平衡，最小化線對(duì)內(nèi)和線對(duì)間的偏斜，并在靠近接收器輸入端進(jìn)行終端匹配。

接收器輸出驅(qū)動(dòng)強(qiáng)度

DS90CR482輸出指定負(fù)載為8pF，$V{OH}$和$V{OL}$在±2mA下測(cè)試，適用于1或2個(gè)負(fù)載。若需要高扇出或長傳輸線驅(qū)動(dòng)能力，建議對(duì)接收器輸出進(jìn)行緩沖。

總結(jié)

DS90CR481/DS90CR482芯片組以其高帶寬、低功耗、抗干擾能力強(qiáng)等優(yōu)點(diǎn)，為高速數(shù)據(jù)傳輸提供了可靠的解決方案。在實(shí)際應(yīng)用中，電子工程師們需要根據(jù)具體需求，合理配置芯片的各項(xiàng)功能，并注意設(shè)計(jì)要點(diǎn)，以確保系統(tǒng)的穩(wěn)定性和性能。你在使用LVDS芯片組時(shí)遇到過哪些挑戰(zhàn)？又是如何解決的呢？歡迎在評(píng)論區(qū)分享你的經(jīng)驗(yàn)。