數(shù)十年來，半導(dǎo)體發(fā)展的軌跡始終遵循著熟悉的模式：縮小制程節(jié)點，增加邏輯密度，提升時鐘頻率，性能自然隨之提升。這種模式曾長期奏效，其持續(xù)時間甚至遠(yuǎn)超預(yù)期。

隨著行業(yè)邁入2納米以下制程，GPU設(shè)計正遭遇嚴(yán)峻的物理極限。限制因素不再是晶圓上能容納多少邏輯單元，而是我們能安全散發(fā)的熱量上限。2納米以下，功耗而非面積成為決定性約束，對于邊緣端GPU而言，這種轉(zhuǎn)變將從根本上改變未來架構(gòu)的設(shè)計方式。這是必經(jīng)的結(jié)構(gòu)性轉(zhuǎn)型，將在未來十年重塑GPU知識產(chǎn)權(quán)、系統(tǒng)級芯片集成以及架構(gòu)取舍的格局。

2nm以下工藝與熱密度墻

在先進(jìn)制程節(jié)點，行業(yè)面臨的挑戰(zhàn)已不再是晶體管數(shù)量，而是熱密度。當(dāng)特征尺寸逼近2nm以下工藝所需的約10納米柵長范圍時，器件物理特性變得更加嚴(yán)苛且不可妥協(xié)。

目前各大晶圓廠開始引入的納米片GAAFET（全環(huán)繞柵極晶體管），提升了靜電控制能力，并有助于在這些尺寸下抑制漏電。然而，它們并未從根本上解決核心問題：在更小面積內(nèi)集成更多有源器件，會導(dǎo)致熱量高度集中。仿真結(jié)果和早期研究一致表明，隨著邏輯密度提升，熱點問題日益嚴(yán)重，尤其是在GPU ALU等高算力模塊中更為明顯。

其結(jié)果十分清晰：為了追求面積效率而激進(jìn)地縮小計算單元，會顯著提升局部熱密度，從而迫使供電電壓降低以維持熱穩(wěn)定性。一旦電壓下降，頻率也會隨之降低，傳統(tǒng)的性能擴(kuò)展路徑由此停滯。

電壓、頻率與“輕松擴(kuò)展”時代的終結(jié)

2nm以下設(shè)計帶來的一個最重要影響，是傳統(tǒng)電壓–頻率曲線的崩塌。隨著器件邁向埃米級時代，為了保證可靠性和柵極完整性，系統(tǒng)必須在更低電壓下運(yùn)行。

各大晶圓廠的技術(shù)路線圖也越來越體現(xiàn)這一現(xiàn)實。未來制程節(jié)點將優(yōu)先優(yōu)化功耗，而非單純追求頻率提升，這標(biāo)志著性能增長方式正在發(fā)生轉(zhuǎn)變。

具體而言：

時鐘頻率將不再隨著制程節(jié)點演進(jìn)而線性增長

性能增長必須依賴并行處理與能效優(yōu)化而非頻率

功耗會在面積之前，率先成為系統(tǒng)的限制因素

某種程度上，面積問題會“自然解決”。晶體管仍在持續(xù)縮小，但通過提高時鐘頻率來追求極致性能，在熱約束條件下已變得不可持續(xù)。

為什么功耗在邊緣GPU中占據(jù)主導(dǎo)地位

對于邊緣設(shè)備（如汽車、工業(yè)和嵌入式AI應(yīng)用）而言，這種影響更加顯著。與數(shù)據(jù)中心GPU不同，邊緣SoC運(yùn)行在嚴(yán)格的熱設(shè)計限制之下，通常沒有主動散熱系統(tǒng)，同時還必須在寬溫范圍內(nèi)滿足嚴(yán)苛的可靠性要求。

在這種環(huán)境中，每瓦性能（performance per watt）才是最關(guān)鍵的衡量指標(biāo)。功耗是首要約束條件；面積則是次要因素，只要芯片面積在商業(yè)上仍具可行性即可。

這一趨勢也與更廣泛的半導(dǎo)體研究結(jié)論相一致。在nanosheet和后FinFET架構(gòu)的相關(guān)研究中，一個持續(xù)出現(xiàn)的共識是：未來的性能擴(kuò)展將依賴于能效更高的開關(guān)機(jī)制和更合理的熱分布設(shè)計，而不是單純追求最大化的邏輯密度。

當(dāng)行業(yè)從2nm邁向埃米級節(jié)點時，架構(gòu)的成功將取決于對功耗與熱管理的智能掌控程度。

這對GPU架構(gòu)意味著什么

從“面積驅(qū)動”向“功耗驅(qū)動”的轉(zhuǎn)變，直接帶來了架構(gòu)層面的影響。未來的GPU必須優(yōu)先考慮并行度，而非峰值頻率；優(yōu)先追求可預(yù)測的熱行為，而非高密度的計算堆疊；優(yōu)先提升架構(gòu)效率，而非依賴蠻力式擴(kuò)展。

核心目標(biāo)是在先進(jìn)硅工藝的現(xiàn)實約束下，實現(xiàn)可持續(xù)的性能提升。

這也是為什么邊緣GPU不能簡單沿用數(shù)據(jù)中心加速器的架構(gòu)假設(shè)——兩者面臨的約束條件不同，因此設(shè)計理念也必須不同。

那么，Chiplet又意味著什么？

這些約束自然會引發(fā)關(guān)于Chiplet架構(gòu)的討論。如果在2nm以下制程中，熱限制已無法支持構(gòu)建“一體化通用GPU”，那么架構(gòu)解耦是否將成為必然趨勢？

在某些情況下，答案是肯定的。Chiplet允許不同的IP模塊采用不同制程節(jié)點進(jìn)行制造——例如，計算模塊采用更先進(jìn)工藝，而控制邏輯使用更成熟工藝，從而在功耗、成本和熱特性之間實現(xiàn)平衡。對于面向2030年之后的平臺，這種方式正變得越來越具有吸引力。

然而，Chiplet并非萬能解法。對于邊緣SoC而言，其價值取決于新增的系統(tǒng)復(fù)雜性，是否能夠在系統(tǒng)級功耗效率、時延和成本方面帶來凈收益。關(guān)鍵在于：真正的驅(qū)動力是熱管理，而非密度本身——無論是在單片芯片內(nèi)部，還是跨Chiplet結(jié)構(gòu)。

功耗才是新的前沿

未來十年的邊緣GPU設(shè)計，不再取決于晶體管能夠做得多小，而在于架構(gòu)層面對功耗與熱管理的掌控能力。隨著行業(yè)向2nm以下時代深入，面積將成為次要因素，功耗才是真正的技術(shù)前沿。

這也是為什么Imagination的GPU架構(gòu)長期以來專注于每瓦性能、可預(yù)測熱管理以及可擴(kuò)展的并行架構(gòu)——這些原則在硅工藝進(jìn)入下一階段時，這些不僅成為優(yōu)勢，更成為生存法則。

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作者：Ed Plowman

英文鏈接：https://blog.imaginationtech.com/power-not-area-why-edge-gpu-design-is-entering-a-new-era

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