AD9522-2：高性能時(shí)鐘發(fā)生器的深度剖析

在電子設(shè)計(jì)領(lǐng)域，時(shí)鐘發(fā)生器是確保系統(tǒng)穩(wěn)定運(yùn)行的關(guān)鍵組件。今天，我們聚焦于Analog Devices的AD9522-2，一款具備12路LVDS/24路CMOS輸出的時(shí)鐘發(fā)生器，深入探討其特性、工作原理及應(yīng)用。

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1. 產(chǎn)品特性概覽

1.1 低相位噪聲與高性能PLL

AD9522-2擁有低相位噪聲的鎖相環(huán)（PLL），片上壓控振蕩器（VCO）的調(diào)諧范圍為2.02 GHz至2.335 GHz，同時(shí)支持外部3.3 V/5 V的VCO/VCXO，最高可達(dá)2.4 GHz。這使得它在頻率合成和時(shí)鐘分配方面表現(xiàn)出色，能夠滿足多種應(yīng)用場(chǎng)景的需求。

1.2 靈活的參考輸入

該器件提供1個(gè)差分或2個(gè)單端參考輸入，可接受CMOS、LVPECL或LVDS參考信號(hào)，頻率范圍高達(dá)250 MHz，還能接受16.62 MHz至33.3 MHz的晶體作為參考輸入，并且具備可選的參考時(shí)鐘倍頻器和參考監(jiān)控功能。

1.3 豐富的輸出配置

它具備12路800 MHz的LVDS輸出，分為4組，每組3路，每個(gè)組都有1至32的分頻器和相位延遲功能。此外，每個(gè)LVDS輸出還可配置為2路CMOS輸出（適用于輸出頻率 ≤ 250 MHz），輸出抖動(dòng)低至242 fs rms，通道間的偏斜小于60 ps。

1.4 其他特性

AD9522-2還支持參考自動(dòng)和手動(dòng)切換/保持模式，切換過(guò)程無(wú)毛刺，能自動(dòng)從保持模式恢復(fù)。同時(shí)，它提供數(shù)字或模擬鎖檢測(cè)功能，可選零延遲操作，具備SPI和I2C兼容的串行控制端口，內(nèi)置非易失性EEPROM可存儲(chǔ)配置設(shè)置。

2. 工作模式詳解

2.1 模式0：內(nèi)部VCO和時(shí)鐘分配

當(dāng)使用內(nèi)部VCO和PLL時(shí)，通常需要使用VCO分頻器，以確保通道分頻器的輸入頻率不超過(guò)其指定的最大頻率。內(nèi)部PLL使用外部環(huán)路濾波器來(lái)設(shè)置環(huán)路帶寬和保證環(huán)路穩(wěn)定性，同時(shí)需要對(duì)VCO進(jìn)行校準(zhǔn)以確保最佳性能。

2.2 模式1：時(shí)鐘分配或外部VCO < 1600 MHz

當(dāng)外部時(shí)鐘源或外部VCO/VCXO的頻率小于1600 MHz時(shí)，可以采用繞過(guò)VCO分頻器的配置。在使用內(nèi)部PLL與外部VCO時(shí)，PLL必須開(kāi)啟，并需要連接外部環(huán)路濾波器。

2.3 模式2：高頻時(shí)鐘分配 - CLK或外部VCO > 1600 MHz

該模式下，AD9522的上電默認(rèn)配置是PLL斷電，輸入信號(hào)通過(guò)VCO分頻器連接到分配部分。此模式允許外部輸入高達(dá)2400 MHz的信號(hào)，但在到達(dá)通道分頻器之前需要進(jìn)行分頻。

3. 關(guān)鍵組件分析

3.1 鎖相環(huán)（PLL）

AD9522-2的PLL可與片上VCO或外部VCO/VCXO配合使用，需要外部環(huán)路濾波器來(lái)確定環(huán)路帶寬和穩(wěn)定性。PLL的配置非常靈活，可通過(guò)可編程寄存器設(shè)置和外部環(huán)路濾波器的設(shè)計(jì)來(lái)適應(yīng)不同的參考頻率、PFD比較頻率、VCO頻率等。

3.2 鑒相器（PFD）

PFD接收R分頻器和N分頻器的輸入，產(chǎn)生與它們之間相位和頻率差成比例的輸出。它包含可編程延遲元件，用于控制反沖脈沖寬度，以確保PFD傳輸函數(shù)無(wú)死區(qū)，減少相位噪聲和參考雜散。

3.3 電荷泵（CP）

CP由PFD控制，根據(jù)PFD的監(jiān)測(cè)結(jié)果對(duì)積分節(jié)點(diǎn)進(jìn)行充電或放電，將積分和濾波后的電流轉(zhuǎn)換為電壓，驅(qū)動(dòng)內(nèi)部VCO的調(diào)諧節(jié)點(diǎn)。CP的電流可編程，可設(shè)置為高阻抗、正常操作、泵升或泵降模式。

3.4 片上VCO

片上VCO的頻率范圍為2.02 GHz至2.335 GHz，需要進(jìn)行校準(zhǔn)以確保在不同工藝和溫度下正常工作。VCO由片上低壓差線性穩(wěn)壓器供電，BYPASS引腳需連接220 nF電容以確保穩(wěn)定性。

3.5 參考輸入

AD9522-2的PLL參考輸入電路靈活，支持全差分輸入、兩個(gè)單端輸入或16.62 MHz至33.33 MHz的晶體振蕩器。可選的參考時(shí)鐘倍頻器可將PLL參考頻率加倍，輸入頻率范圍在表中明確規(guī)定。

3.6 參考切換

該器件支持雙單端CMOS輸入和單差分參考輸入，在雙單端參考模式下，支持自動(dòng)恢復(fù)和手動(dòng)PLL參考時(shí)鐘切換，可實(shí)現(xiàn)低至10 ppm的輸出頻率干擾。

3.7 分頻器

參考分頻器R和VCO/VCXO反饋分頻器N（由預(yù)分頻器P和計(jì)數(shù)器A、B組成）可通過(guò)寄存器設(shè)置，實(shí)現(xiàn)不同的分頻比。預(yù)分頻器有固定分頻（FD）和雙模（DM）兩種工作模式，可根據(jù)需要選擇。

3.8 鎖檢測(cè)

AD9522-2提供數(shù)字鎖檢測(cè)（DLD）、模擬鎖檢測(cè)（ALD）和電流源數(shù)字鎖檢測(cè)（CSDLD）三種鎖檢測(cè)功能，可通過(guò)寄存器設(shè)置和外部電路實(shí)現(xiàn)準(zhǔn)確的鎖檢測(cè)。

3.9 保持模式

PLL具備保持模式，當(dāng)參考時(shí)鐘丟失時(shí)，可將電荷泵置于高阻抗?fàn)顟B(tài)，使VCO保持相對(duì)恒定的頻率。保持模式分為外部/手動(dòng)和自動(dòng)/內(nèi)部?jī)煞N，可通過(guò)寄存器設(shè)置啟用。

3.10 VCO校準(zhǔn)

片上VCO必須進(jìn)行校準(zhǔn)，可在上電時(shí)自動(dòng)校準(zhǔn)或手動(dòng)校準(zhǔn)。校準(zhǔn)過(guò)程由校準(zhǔn)控制器控制，需要PLL正確設(shè)置并存在穩(wěn)定的REFIN時(shí)鐘。

3.11 零延遲操作

AD9522-2有內(nèi)部和外部?jī)煞N零延遲模式，可將輸出時(shí)鐘的相位與外部PLL參考輸入的相位對(duì)齊。在零延遲模式下，需要注意輸出頻率的選擇，以確保輸入/輸出相位關(guān)系的準(zhǔn)確性。

3.12 時(shí)鐘分配

時(shí)鐘通道由3路LVDS時(shí)鐘輸出或6路CMOS時(shí)鐘輸出組成，每個(gè)通道有可編程的分頻器，可實(shí)現(xiàn)1至32的分頻。VCO分頻器可將VCO輸出或外部CLK輸入進(jìn)行分頻，以滿足不同的頻率需求。

3.13 同步功能

時(shí)鐘輸出可通過(guò)SYNC引腳或寄存器設(shè)置進(jìn)行同步，同步操作可使輸出進(jìn)入預(yù)設(shè)的靜態(tài)狀態(tài)，釋放SYNC信號(hào)后，輸出將按照預(yù)設(shè)條件繼續(xù)時(shí)鐘操作。

3.14 輸出驅(qū)動(dòng)

輸出驅(qū)動(dòng)可配置為L(zhǎng)VDS差分輸出或CMOS單端輸出，LVDS輸出的極性和電流可設(shè)置，CMOS輸出可單獨(dú)控制開(kāi)關(guān)和極性。

3.15 復(fù)位和掉電模式

AD9522-2支持上電復(fù)位、硬件復(fù)位、軟件復(fù)位和軟復(fù)位到EEPROM設(shè)置等多種復(fù)位模式，以及芯片掉電、PLL掉電、分配部分掉電、單個(gè)時(shí)鐘輸出掉電和單個(gè)時(shí)鐘通道掉電等多種掉電模式。

3.16 串行控制端口

串行控制端口兼容SPI和I2C協(xié)議，可通過(guò)SP1和SP0引腳選擇通信接口。SPI模式支持單字節(jié)或多字節(jié)傳輸，I2C模式支持標(biāo)準(zhǔn)模式和快速模式。

3.17 EEPROM操作

內(nèi)部EEPROM可用于存儲(chǔ)用戶定義的寄存器設(shè)置，在上電或復(fù)位時(shí)加載。用戶可通過(guò)串行端口對(duì)EEPROM進(jìn)行編程和讀取操作，編程過(guò)程需要設(shè)置相關(guān)寄存器并執(zhí)行IO_UPDATE操作。

4. 應(yīng)用信息

4.1 頻率規(guī)劃

在使用AD9522進(jìn)行頻率規(guī)劃時(shí)，需要考慮參考分頻器、反饋分頻器、VCO分頻器和通道分頻器的設(shè)置。選擇合適的VCO頻率和電荷泵電流，可優(yōu)化PLL的性能。ADIsimCLK是一個(gè)強(qiáng)大的PLL建模工具，可幫助確定最佳的環(huán)路濾波器。

4.2 ADC時(shí)鐘應(yīng)用

高速ADC對(duì)采樣時(shí)鐘的質(zhì)量非常敏感，AD9522的低抖動(dòng)輸出可滿足ADC的時(shí)鐘要求。其LVDS差分輸出可提供更好的抗噪性能，提高轉(zhuǎn)換器的SNR。

4.3 LVDS時(shí)鐘分配

LVDS是一種差分輸出選項(xiàng)，使用電流模式輸出級(jí)，輸出符合ANSI/TIA/EIA-644規(guī)范。推薦的LVDS輸出端接電路可確保信號(hào)的穩(wěn)定傳輸。

4.4 CMOS時(shí)鐘分配

AD9522的輸出驅(qū)動(dòng)可配置為CMOS驅(qū)動(dòng)，在單端CMOS時(shí)鐘分配時(shí)，需要注意點(diǎn)對(duì)點(diǎn)連接、源端串聯(lián)端接和遠(yuǎn)端端接等問(wèn)題，以確保信號(hào)的完整性。

5. 總結(jié)

AD9522-2是一款功能強(qiáng)大、性能卓越的時(shí)鐘發(fā)生器，具有低相位噪聲、靈活的參考輸入和輸出配置、多種工作模式和豐富的控制功能。在設(shè)計(jì)過(guò)程中，工程師需要根據(jù)具體應(yīng)用需求，合理配置PLL、分頻器、輸出驅(qū)動(dòng)等組件，以實(shí)現(xiàn)最佳的系統(tǒng)性能。同時(shí)，要注意VCO校準(zhǔn)、零延遲操作、同步功能等關(guān)鍵環(huán)節(jié)，確保系統(tǒng)的穩(wěn)定性和可靠性。希望本文能為電子工程師在使用AD9522-2進(jìn)行設(shè)計(jì)時(shí)提供有價(jià)值的參考。你在使用這款時(shí)鐘發(fā)生器時(shí)遇到過(guò)哪些問(wèn)題呢？歡迎在評(píng)論區(qū)分享你的經(jīng)驗(yàn)和見(jiàn)解。