AD9522-0：高性能時(shí)鐘發(fā)生器的深度剖析

引言

在電子設(shè)計(jì)領(lǐng)域，時(shí)鐘發(fā)生器對(duì)于確保系統(tǒng)的穩(wěn)定性和性能起著至關(guān)重要的作用。AD9522-0作為一款12 LVDS/24 CMOS輸出時(shí)鐘發(fā)生器，集成了2.8 GHz VCO，以其低相位噪聲、靈活的配置和豐富的功能，在眾多應(yīng)用場(chǎng)景中展現(xiàn)出卓越的性能。本文將深入探討AD9522-0的特性、工作原理、應(yīng)用以及相關(guān)設(shè)計(jì)要點(diǎn)。

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AD9522-0的特性亮點(diǎn)

低相位噪聲與PLL性能

AD9522-0具備低相位噪聲的PLL，其片上VCO的頻率范圍為2.53 GHz至2.95 GHz，能夠滿足高頻應(yīng)用的需求。同時(shí)，它還支持外部3.3 V/5 V VCO/VCXO至2.4 GHz，為設(shè)計(jì)提供了更多的靈活性。此外，它具有1個(gè)差分或2個(gè)單端參考輸入，可接受CMOS、LVPECL或LVDS參考信號(hào)，頻率高達(dá)250 MHz，還能接受16.62 MHz至33.3 MHz的晶體作為參考輸入，并且具備可選的參考時(shí)鐘倍頻器和參考監(jiān)測(cè)功能。

輸出特性

該芯片擁有12個(gè)800 MHz LVDS輸出，分為4組，每組3個(gè)輸出具有1至32的分頻器和相位延遲功能。其附加輸出抖動(dòng)低至242 fs rms，通道間偏移小于60 ps。每個(gè)LVDS輸出還可配置為2個(gè)CMOS輸出（適用于 (f_{OUT } ≤250 MHz) ），能夠滿足不同的應(yīng)用需求。

其他特性

AD9522-0支持參考自動(dòng)和手動(dòng)切換/保持模式，切換時(shí)無(wú)毛刺，還能自動(dòng)從保持模式恢復(fù)。它具有數(shù)字或模擬鎖定檢測(cè)功能，可選擇零延遲操作，所有輸出在上電時(shí)可自動(dòng)同步，也可根據(jù)需要進(jìn)行手動(dòng)同步。此外，它還具備SPI和 (I^{2} C) 兼容的串行控制端口，以及非易失性EEPROM用于存儲(chǔ)配置設(shè)置。

工作原理與配置模式

鎖相環(huán)（PLL）

AD9522-0的PLL由相位頻率檢測(cè)器（PFD）、電荷泵（CP）、VCO和分頻器等部分組成。PFD比較參考信號(hào)和VCO輸出信號(hào)的相位和頻率差，輸出相應(yīng)的脈沖信號(hào)。CP根據(jù)PFD的輸出控制電流的充放電，以調(diào)整VCO的頻率。VCO的輸出經(jīng)過(guò)分頻器后與參考信號(hào)進(jìn)行比較，形成閉環(huán)控制。通過(guò)配置R分頻器、N分頻器、PFD極性、反沖脈沖寬度、電荷泵電流等參數(shù)，可以靈活調(diào)整PLL的性能。

配置模式

• 內(nèi)部VCO和時(shí)鐘分配模式（Mode 0）：使用內(nèi)部VCO和PLL時(shí)，通常需要使用VCO分頻器來(lái)確保通道分頻器的輸入頻率不超過(guò)其指定的最大頻率。在這種模式下，需要對(duì)PLL寄存器進(jìn)行適當(dāng)?shù)脑O(shè)置，包括選擇和啟用參考輸入、設(shè)置R、N（P、A、B）、PFD極性和ICP等參數(shù)，并進(jìn)行VCO校準(zhǔn)以確保最佳性能。
• 時(shí)鐘分配或外部VCO < 1600 MHz模式（Mode 1）：當(dāng)外部時(shí)鐘源或外部VCO/VCXO的頻率小于1600 MHz時(shí)，可以繞過(guò)VCO分頻器。在這種模式下，PLL可以異步斷電，CLK作為源信號(hào)直接輸入到通道分頻器。
• 高頻時(shí)鐘分配 - CLK或外部 (VCO > 1600 MHz) 模式（Mode 2）：該模式下，PLL上電默認(rèn)配置為斷電狀態(tài)，CLK/CLK輸入通過(guò)VCO分頻器連接到分配部分。此模式允許外部輸入頻率高達(dá)2400 MHz，但需要將輸入頻率分頻后再輸入到通道分頻器。

時(shí)鐘分配

AD9522-0的時(shí)鐘分配部分由四個(gè)時(shí)鐘通道組成，每個(gè)通道有自己的可編程分頻器，可將輸入時(shí)鐘頻率進(jìn)行1至32的分頻。VCO分頻器可將VCO輸出或外部CLK輸入進(jìn)行1、2、3、4、5或6分頻后再輸入到通道分頻器。通道分頻器還支持選擇不同的占空比和相位偏移，并且具備占空比校正功能。

應(yīng)用領(lǐng)域與設(shè)計(jì)要點(diǎn)

應(yīng)用領(lǐng)域

AD9522-0適用于低抖動(dòng)、低相位噪聲的時(shí)鐘分配，以及SONET、10Ge、10G FC等10 Gbps協(xié)議的時(shí)鐘生成和轉(zhuǎn)換。它還可用于前向糾錯(cuò)（G.710）、為高速ADC、DAC、DDS、DDC、DUC、MxFEs等提供時(shí)鐘，以及高性能無(wú)線收發(fā)器、ATE和高性能儀器等領(lǐng)域。

設(shè)計(jì)要點(diǎn)

• 頻率規(guī)劃：在選擇PLL設(shè)置時(shí)，需要考慮參考（R）分頻器、反饋（N）分頻器、VCO分頻器和通道分頻器的配置。當(dāng)需要實(shí)現(xiàn)較大的頻率分頻比時(shí)，可以通過(guò)VCO分頻器或通道分頻器進(jìn)行部分分頻，以提高相位檢測(cè)器頻率和選擇環(huán)路帶寬的靈活性。一般來(lái)說(shuō)，較低的VCO頻率通常會(huì)帶來(lái)更好的抖動(dòng)性能，但較高的VCO頻率可以提供更多的頻率規(guī)劃靈活性。
• ADC時(shí)鐘應(yīng)用：在為ADC提供時(shí)鐘時(shí)，需要特別注意時(shí)鐘的質(zhì)量。ADC對(duì)采樣時(shí)鐘的噪聲、失真和時(shí)間抖動(dòng)非常敏感，時(shí)鐘的完整性要求與模擬輸入頻率和分辨率相關(guān)?？梢允褂肁D9522-0的LVDS差分輸出，利用其固有的共模抑制特性，在嘈雜的PCB環(huán)境中提供低抖動(dòng)的時(shí)鐘，以提高ADC的SNR性能。
• 時(shí)鐘分配：在進(jìn)行LVDS時(shí)鐘分配時(shí)，需要使用推薦的端接電路，如在差分對(duì)上跨接100 Ω電阻。如果需要交流耦合，可以在100 Ω端接電阻之前或之后放置去耦電容。在進(jìn)行CMOS時(shí)鐘分配時(shí)，建議采用點(diǎn)對(duì)點(diǎn)連接，每個(gè)驅(qū)動(dòng)器只連接一個(gè)接收器，并使用源端串聯(lián)端接或遠(yuǎn)端端接來(lái)匹配傳輸線阻抗和減少信號(hào)反射。

總結(jié)

AD9522-0作為一款高性能的時(shí)鐘發(fā)生器，憑借其豐富的功能和出色的性能，為電子工程師在時(shí)鐘設(shè)計(jì)方面提供了強(qiáng)大的工具。通過(guò)深入了解其特性、工作原理和應(yīng)用要點(diǎn)，工程師可以更好地利用該芯片，設(shè)計(jì)出滿足各種需求的高性能系統(tǒng)。在實(shí)際應(yīng)用中，還需要根據(jù)具體的設(shè)計(jì)要求和應(yīng)用場(chǎng)景，合理配置芯片的參數(shù)，以實(shí)現(xiàn)最佳的性能表現(xiàn)。你在使用AD9522-0的過(guò)程中遇到過(guò)哪些挑戰(zhàn)呢？歡迎在評(píng)論區(qū)分享你的經(jīng)驗(yàn)和見(jiàn)解。